Metero Lake：围绕SoC打造多模块全新架构。Meteor Lake将采用全新的设计思维，即SoC模块为主要的框架核心，同时搭载运算模块、图形模块以及负责连接的IO模块。其中运算模块中包含6个P-core和8个E-core，在处理运算任务是能够与SoC模块中的低功率岛E-core相互协调，从而达到性能和能耗最优平衡。在SoC模块中，Intel首次将NPU集成至终端处理器中，在处理AI任务时，图形模块、NPU、运算模块能够协同处理，同时效率和能耗均优于图形模块单独处理的结果。
　　Inte 4工艺：晶体管密度约为上一代的2倍。目前Intel 7和Intel 4已经完成，目前基于Intel 4工艺的Intel Core Ultra芯片正在爱尔兰进行大批量生产。同时Intel 3节点将于2023年底进行投入生产，首批产品Sierra Forest和Granite Rapids已经向客户提供样品并步入正轨。根据我们测算，Intel 4工艺中晶体管密度约为上一代工艺制程约2倍，HP库密度在160 MTr/mm2左右。同时如果按照台积电的命名规则，Intel 4工艺制程则位于台积电5nm和3nm中间，且更加接近台积电3nm工艺。
　　先进封装：EMIB和3DFoveros持续演进。当前2.5D封装的主流方案包括：以台积电的CoWos-S为代表的sillicon interposer（硅中介层）连接方案，以及英特尔的以EMIB为代表的“sillicon bridge”（硅桥接）连接方案。其中EMIB封装不同之处在于其硅桥内嵌于基板之内，而cowos-s的硅中介层则是在基板之上。对比来看，EMIB方案优势在于不受掩模版尺寸限制，可以显著减小生产成本且使用灵活。而Foveros 3D封装取消了基板的连接环节，通过Die与Die之间的叠加和高密度连接，实现更小的功率损失，以及更好的连接性。第一代Foveros凸点间距为50微米，而第二代Foveros升级至36微米，连接密度增加一倍。
　　互联接口与配套：持续推动开放生态建设。PCIe可以实现芯片与芯片之间的互联，未来随着云端数据中心、移动设备和汽车行业的快速发展，PCIe技术的潜在市场空间未来有望达到500亿美元。CXL技术持续升级，逐步向实现数据中心资源池化共享方向演进，内存行业众多厂商积极进行相关产品研发和布局。UCIe是第一个支持基于PCIExpress(PCIe)和ComputeExpress Link (CXL)行业的die-to-die I/O物理层开放行业标准，是由英特尔联合台积电、三星、日月光、AMD、ARM、高通、谷歌、微软、Meta等多家行业巨头共同宣布成立，以此共同打造Chiplet互联标准。
　　内存：持续探索存储新路径。3DXpoint产品定位于DRAM与NAND之间，也称为存储级内存（Storage Class Memory，SCM）或持续性存储器（PersistentMemory），相比DRAM，具备非易失、低功耗、低价格、高密度等优势，而相比于NANDFlash，又具备快速读写、寿命长等优势。鉴于产品特性，英特尔将产品定位于数据中心及服务器端领域。此外英特尔通过将CPU搭配HBM，根据不同场景将DDR和HBM搭配使用，探索并提供了更为灵活的内存运算形式。
　　投资建议：相关核心标的见第6章投资建议。
　　风险提示：复苏节奏不及预期、中美贸易摩擦加剧、行业竞争加剧、测算误差风险。
　　

研究报告全文：行业研究20230922电子行业周报电子周专题从英特尔新架构看算力升级方正证券研究所证券研究报告分析师MeteroLake围绕SoC打造多模块全新架构MeteorLake将采用全新的郑震湘登记编号S1220523080004设计思维即SoC模块为主要的框架核心同时搭载运算模块图形模块以及负责连接的IO模块其中运算模块中包含6个P-core和8个E-core佘凌星登记编号S1220523070005在处理运算任务是能够与SoC模块中的低功率岛E-core相互协调从而达到性能和能耗最优平衡在SoC模块中Intel首次将NPU集成至终端处理器中在处理AI任务时图形模块NPU运算模块能够协同处理同时效行业评级推荐率和能耗均优于图形模块单独处理的结果行业信息Inte4工艺晶体管密度约为上一代的2倍目前Intel7和Intel4已上市公司总家数493经完成目前基于Intel4工艺的IntelCoreUltra芯片正在爱尔兰进行总股本亿股488484大批量生产同时Intel3节点将于2023年底进行投入生产首批产品销售收入亿元2916611SierraForest和GraniteRapids已经向客户提供样品并步入正轨根据我们测算Intel4工艺中晶体管密度约为上一代工艺制程约2倍HP库利润总额亿元271782密度在160MTrmm2左右同时如果按照台积电的命名规则Intel4工艺行业平均PE8610制程则位于台积电5nm和3nm中间且更加接近台积电3nm工艺平均股价元3159先进封装EMIB和3DFoveros持续演进当前25D封装的主流方案包括以台积电的CoWos-S为代表的silliconinterposer硅中介层连接方行业相对指数表现案以及英特尔的以EMIB为代表的silliconbridge硅桥接连接方案其中EMIB封装不同之处在于其硅桥内嵌于基板之内而cowos-s的硅19中介层则是在基板之上对比来看EMIB方案优势在于不受掩模版尺寸限13制可以显著减小生产成本且使用灵活而Foveros3D封装取消了基板的7连接环节通过Die与Die之间的叠加和高密度连接实现更小的功率损1失以及更好的连接性第一代Foveros凸点间距为50微米而第二代-5Foveros升级至36微米连接密度增加一倍-11229222212423215234292371123922电子沪深300互联接口与配套持续推动开放生态建设PCIe可以实现芯片与芯片之间的互联未来随着云端数据中心移动设备和汽车行业的快速发展PCIe技数据来源wind方正证券研究所术的潜在市场空间未来有望达到500亿美元CXL技术持续升级逐步向实现数据中心资源池化共享方向演进内存行业众多厂商积极进行相关产品相关研究研发和布局UCIe是第一个支持基于PCIExpressPCIe和Compute电子周专题TeslaDojo性能优秀台股8ExpressLinkCXL行业的die-to-dieIO物理层开放行业标准是由英月营收持续反弹20230916特尔联合台积电三星日月光AMDARM高通谷歌微软Meta等多电子周专题从台股高频数据看电子环比改家行业巨头共同宣布成立以此共同打造Chiplet互联标准善20230813电子周专题海外云厂商业绩超预期HBM内存持续探索存储新路径3DXpoint产品定位于DRAM与NAND之间也需求井喷20230807称为存储级内存StorageClassMemorySCM或持续性存储器PersistentMemory相比DRAM具备非易失低功耗低价格高密度等优势而相比于NANDFlash又具备快速读写寿命长等优势鉴于产品特性英特尔将产品定位于数据中心及服务器端领域此外英特尔通过将CPU搭配HBM根据不同场景将DDR和HBM搭配使用探索并提供了更为灵活的内存运算形式投资建议相关核心标的见第6章投资建议风险提示复苏节奏不及预期中美贸易摩擦加剧行业竞争加剧测算误差风险1敬请关注文后特别声明与免责条款电子行业周报正文目录1MeteorLake围绕SoC模块打造的全新架构511全新架构四个主要模组区域构成512MeteorLakeAI部署围绕NPU打造智能生态82Intel4量产中Intel3在路上93先进封装EMIB和3DFoveros持续演进124互联接口与配套持续推动开放生态建设1441PCIe数据传输交换主流协议市场空间广阔1442CXL新一代数据中心高速传输互联协议1643DietoDie互联UCIe有望成为Chiplet互联标准185内存持续探索存储新路径206投资建议237风险提示242敬请关注文后特别声明与免责条款s电子行业周报图表目录图表1MeteorLake分为四个主要模块5图表2MeteroLake架构SoC模块5图表3MeteroLake架构运算模块6图表4SoC模块与计算模块联动6图表53D高性能混合计算架构6图表6RaptopLake与MeteorLake架构运算流程不同7图表7SoC模块中的E-core能够满足多数场景的运算7图表8XeLPG架构性能提升显著7图表9MeteorLake中GPU性能及架构升级7图表10MeteorLake中的IO模块8图表11MeteorLake架构中三个模块能够承载AI需求8图表12Intel首次整合NPU至终端处理器8图表13IntelNPU架构9图表14推理管道为NPU中的核心硬件9图表15MeteorLake运行AI图形生成器速度与能耗测试秒瓦特9图表16英特尔四年五节点计划10图表17Intel4工艺节点优势10图表18Intel4相较于上一代工艺节点性能提升2倍11图表19多层级EUV技术实现更高密度11图表20全球主流先进制程晶体管密度对比11图表21Intel4部分参数情况11图表22Intel4对比台积电35nm工艺12图表23intel封装进化演变12图表24英特尔当前封装技术12图表25不同异构集成方案对比13图表26EMIB结构图13图表27Foveros方案13图表28Foveros优势13图表29FoverosOmni示意图14图表30FoverosDirect示意图14图表31英特尔先进封装凸点间距演进14图表32PCIe及PCI插槽15图表33PCIe对比PCIe总线架构15图表34PCIe迭代历程15图表35PAM4可以携带两倍于NRZ的数据15图表36PCIeRedriver系统框图16图表37PCIeRetimer系统框图16图表38A100架构内部需要大量的PCIe接口16图表39PCIe未来市场规模将达500亿美元16图表40CPU和内存发展速度不匹配17图表41CXL示意图及特性17图表42CXL路线图17图表43CXL10三种设备标准17图表44CXL20特性18图表45CXL30互联方案183敬请关注文后特别声明与免责条款s电子行业周报图表46CXL布局梳理18图表47AIB连接可以通过中介层上的线路实现也可以使用英特尔EMIB桥接等桥接技术实现19图表48AIB应用示例19图表49AIB是一种物理层规范19图表50UCIe初始成员20图表51UCIe封装示意图20图表52UCIe10特性参数20图表533DXpoint定位于DRAM与NAND之间21图表54X-point内存数组SEM与TEM影像图21图表55XeonMax搭配HBM功耗对比显著降低22图表56首款搭配HBM的x86CPU224敬请关注文后特别声明与免责条款s电子行业周报1MeteorLake围绕SoC模块打造的全新架构11全新架构四个主要模组区域构成随着英特尔创新大会2023的召开英特尔详细介绍了下一代移动端处理器MeteroLake架构处理器根据英特尔相关宣传资料MeteorLake将采用全新的设计思维即SoC模块为主要的框架核心同时搭载运算模块图形模块以及负责连接的IO模块依托独特的设计以及制程工艺封装技术的升级MeteroLake处理器将在功耗效率中得到大幅提升图表1MeteorLake分为四个主要模块资料来源IntelInnovation2023方正证券研究所SoC模块MeteorLake架构核心根据Intel展示的SoC模块设计图我们发现在SoC模块中包含低功率岛E-core内置NPUAI加速引擎支持i-Fi6EWi-Fi78KHDR显示AV1格式编码原生HDMI21和DP21标准等图表2MeteroLake架构SoC模块资料来源IntelInnovation2023方正证券研究所运算模块能效核性能核根据英特尔展示的计算模块设计图我们发现其主要由6个P-core性能核和2组E-core组成每组含4个E-core则在运算模块中共计含有14个物理计算单元且均采用Intel4工艺制程我们推测5敬请关注文后特别声明与免责条款s电子行业周报根据Intel以往的产品策略未来酷睿Ultra系列产品或将根据产品定位的不同来匹配不同的P-core和E-core数量以及频率图表3MeteroLake架构运算模块资料来源IntelInnovation2023方正证券研究所同时在SoC模块中由于引入全新的低功耗岛E-core使其能够与计算模块中的P-core与E-core形成三层不同功耗的三阶混合计算架构相较于之前的二阶计算能够实现多功耗层级控制以及更为复杂的计算其中SoC模块中的低功率岛E-core主要负责低功耗效率为主的设计计算模块中的E-core主要负责高效率的多程序运算而最高功耗等级的P-core则主要负责高性能运算部分图表4SoC模块与计算模块联动图表53D高性能混合计算架构资料来源IntelInnovation2023方正证券研究所资料来源IntelInnovation2023方正证券研究所在上一代RaptopLake架构下运算处理始终维持先P-core后E-core的顺序在必要情况下工作还会由E-core再次交由P-core处理而在全新MeteorLake架构中将优先由SoC模块中低功耗岛E-core负责处理当运算工作在SoC模块中无法处理的情况下才将其转入计算模块的E-core和P-core中我们认为在日常使用计算机时计算机并不是全程维持在高负载计算环境中而本次全新架构的运算处理流程的变动一方面契合MeteorLake模块化的架构设计同时也体现出全新架构的低功耗设计理念6敬请关注文后特别声明与免责条款s电子行业周报图表6RaptopLake与MeteorLake架构运算流程不同图表7SoC模块中的E-core能够满足多数场景的运算资料来源IntelInnovation2023方正证券研究所资料来源IntelInnovation2023方正证券研究所显示模块采用ARC显卡架构MeteorLake中显示模组使用的XeLPG架构基于ARC显卡的XeHPG架构修改而来相较于上一代XeLP架构在同功耗下能效提升2倍在显示模组中我们可以理解为英特尔MeteorLake在XeLP两杯能效的基础上加入了更为先进的ARC系列显示卡的功能及架构图表8XeLPG架构性能提升显著图表9MeteorLake中GPU性能及架构升级资料来源IntelInnovation2023方正证券研究所资料来源IntelInnovation2023方正证券研究所IO模块集成Thunderbolt4和PCIeGen5IO模块主要负责处理器的对外设备其中PCIe最高支持50版本Thunderbolt最高支持到Thunderbolt47敬请关注文后特别声明与免责条款s电子行业周报图表10MeteorLake中的IO模块资料来源IntelInnovation2023方正证券研究所12MeteorLakeAI部署围绕NPU打造智能生态为了应对未来AI应用时所需的不同能效倾向需求MeteorLake通过GPU图形模块CPU运算模块和NPUSoC模块相互协同达到AI部署其中GPU主要负责平行运算AI媒体3D渲染等NPU定位在于低功耗AI引擎主要负责一些低功耗AI场景CPU负责一些轻量级单次推理的AI任务图表11MeteorLake架构中三个模块能够承载AI需求图表12Intel首次整合NPU至终端处理器资料来源IntelInnovation2023方正证券研究所资料来源IntelInnovation2023方正证券研究所NPU采用多引擎架构IntelMeteorLake中NPU内部内置两个神经计算引擎能够实现同时处理两种不同的工作类型同时也能够同时处理同一工作负载在神经计算引擎内部具有核心硬件推理管道能够实现传入数据的高效转换使NPU能够发挥其作用8敬请关注文后特别声明与免责条款s电子行业周报图表13IntelNPU架构图表14推理管道为NPU中的核心硬件资料来源IntelInnovation2023方正证券研究所资料来源IntelInnovation2023方正证券研究所多模块协同AI处理完美平衡性能与功耗根据上文描述在MeteorLake中GPUCPUNPU均能够实现AI任务处理且侧重点各不相同根据英特尔测试数据当MeteorLake运行AI图像生成器StableDiffusion时当仅使用GPU时处理速度为145秒功耗37瓦仅使用CPU时处理速度为433秒功耗40瓦仅使用NPU时处理速度为207秒能耗仅为10瓦当GPU和NPU协同工作时最快速度仅为113秒而能耗却低于GPU单独工作时的37瓦仅需约30瓦图表15MeteorLake运行AI图形生成器速度与能耗测试秒瓦特资料来源IntelInnovation2023方正证券研究所2Intel4量产中Intel3在路上在2023年9月19日召开的2023英特尔创新大会上英特尔首席执行官PatGelsinger表示英特尔晶圆节点推进顺利四年五个节点的计划稳步进行中且目前英特尔已经将眼光放在2025年之后根据英特尔展示的节点状态图我们可以发现目前Intel7和Intel4已经完成其中根据Pat描述目前基于Intel4工艺的IntelCoreUltra芯片正在爱尔兰进行大批量生产同时Intel3节点将于2023年底进行投入生产首批产品SierraForest和GraniteRapids已经向客户提供样品并步入正轨9敬请关注文后特别声明与免责条款s电子行业周报Intel20A有望在2024H1实现投产Intel18A有望于2024H2实现投产同时PatGelsinger表示爱立信未来在5GSoC中将使用Intel18A工艺节点同时Arm正与英特尔紧密合作图表16英特尔四年五节点计划资料来源IntelInnovation2023方正证券研究所EUV加持IDM业务稳步增长Intel4作为英特尔首款使用EUV光刻技术的客户端芯片MeteorLake计算模块中P-core和E-core均采用Intel4节点构建Intel4作为IntelIDM20的关键技术节点其目标在于2024年实现平价2025年实现工艺的领先由于EUV光刻技术的加持Intel4主要优势之一在于其面积的扩展与Intel7相比Intel4提供了2倍的面积扩展这对于在芯片上安装更多的晶体管至关重要根据英特尔测算Intel4相较于Intel7在性能将有约20的提升图表17Intel4工艺节点优势资料来源IntelInnovation2023方正证券研究所10敬请关注文后特别声明与免责条款s电子行业周报图表18Intel4相较于上一代工艺节点性能提升2倍图表19多层级EUV技术实现更高密度资料来源IntelInnovation2023方正证券研究所资料来源IntelInnovation2023方正证券研究所Intel4晶体管密度或将为Intel7工艺的2倍根据WikiChip数据在7nm节点上三星7LPP晶体管密度为9508MTrmm2台积电N7晶体管密度为912MTrmm2目前英特尔没有披露Intel4晶体管密度的数据但根据IntelInnovation2023给出的数据Intel4工艺HP高性能单元库高度为240nm接触栅间距50nm可以计算出对应单元面积为12000nm2约为inte7工艺的2倍根据电子工程专辑网数据此前10nm工艺中HP高性能单元库密度约为8061MTrmm2则我们可以大致测算出Intel4工艺HP库密度在160MTrmm2左右图表20全球主流先进制程晶体管密度对比图表21Intel4部分参数情况Intel4Intel7ChangeFinpitch30nm34nm088xContactGatePolyPitch50nm5460nm083xMinimumMetalPitchM030nm40nm075xHPLibraryHeight240h408h059xAreaLibraryHeightCPP12Knm2244Knm2049x资料来源IntelInnovation2023AnandTech方正证资料来源WikiChip方正证券研究所券研究所根据ICKnowledge数据Intel4相较于台积电5nm和3nm工艺而言从CPP单位高度数据来看如果按照台积电的命名方式则Intel4工艺制程大约在4nm附近介于台积电N5与N3之间且从数据的角度更加接近于台积电3nm工艺11敬请关注文后特别声明与免责条款s电子行业周报图表22Intel4对比台积电35nm工艺TSMCN5Intel4TSMCN3ECPPnm515045M2P344528Tracks95339CHnm306240252CPPCH156061200011340资料来源ICKnowledge方正证券研究所3先进封装EMIB和3DFoveros持续演进英特尔的封装技术从基于2D封装的FCBGAFCLGA向25D的EMIB及3DFoveros封装发展同时英特尔也在开发名为FoverosDirect的混合键合技术混合键合能将具有优良电性能的铜和铜直接连接起来以减少堆叠间隙提高信号传输速度并且可以提供最佳的功耗表现图表23intel封装进化演变图表24英特尔当前封装技术资料来源intel方正证券研究所资料来源Intel方正证券研究所1EMIB当前25D封装的主流方案包括以台积电的CoWos-S为代表的silliconinterposer硅中介层连接方案以及英特尔的以EMIB为代表的silliconbridge硅桥接连接方案EMIB封装是对两个Die之间通过一个基板进行互联即通过第二层基板实现不同Die之间的连接EMIB封装不同之处在于其硅桥内嵌于基板之内而cowos-s的硅中介层则是在基板之上硅中介层的优势在于可以提供更高的互联密度有效满足芯片异构集成的互联要求缺点在于价格昂贵且中介层面积受掩模版尺寸限制拓展难度愈发加大硅桥接方案不受掩模版尺寸限制可以显著减小生产成本且使用灵活英特尔早在2017年便已经生产采用EMIB封装的芯片产品且仍在持续推新产品如PonteVecchio超级计算机级显卡SapphireRapids下一代Xeon企业处理器MeteorLake2023消费级处理器以及其他与显卡相关的产品12敬请关注文后特别声明与免责条款s电子行业周报图表25不同异构集成方案对比图表26EMIB结构图资料来源intel方正证券研究所资料来源技术邻方正证券研究所2FoverosFoveros3D封装取消了基板的连接环节通过Die与Die之间的叠加和高密度连接实现更小的功率损失以及更好的连接性第一代Foveros凸点间距为50微米而第二代Foveros升级至36微米连接密度增加一倍图表27Foveros方案图表28Foveros优势资料来源intel方正证券研究所资料来源intel方正证券研究所Foveros有两种新的形式FoverosOmni和FoverosDirectFoverosOmni基于全向互连ODI技术不同于传统堆叠中电力及信号传输都需要通过TSV到达顶部芯片FoverosOmni引入了铜柱以绕过TSV直接向顶部芯片供电和传输信号大幅增强信号完整性并减少TSV连接损耗FoverosDirect是Foveros的另一种新形式其上下die之间直接通过铜铜键合每平方毫米连接密度提升至10K英特尔表示FoverosDirect与FoverosOmni以及EMIB等其他技术可以混合搭配以便为其特定产品创建最佳的技术组合而根据英特尔的规划两种新的封装形式均将有望于2023H2实现制造13敬请关注文后特别声明与免责条款s电子行业周报图表29FoverosOmni示意图图表30FoverosDirect示意图资料来源intel方正证券研究所资料来源intel方正证券研究所随着英特尔各项封装技术的持续发展其连接间距也越来越小根据英特尔封装路线规划EMIB和Foveros的连接间距在2023年提升至45微米混合键合凸点间距将减小到10微米以下并且最快于2023下半年开始应用到英特尔的制造工艺中图表31英特尔先进封装凸点间距演进IntelTimelines20212022202320242025Q1Q2Q3Q4Q1Q2Q3Q4Q1Q2Q3Q4Q1Q2Q3Q4Q1Q2Q3Q4EMIBEMIB55micronEMIB45micronFoverosFoveros50micronFoveros45micronFoverosOmmiFoverosOmmi25micronFoverosDirectFoverosDirect10micron2-stack资料来源Anandtech方正证券研究所4互联接口与配套持续推动开放生态建设41PCIe数据传输交换主流协议市场空间广阔PCIe是PCI-ExpressPeripheralComponentInterconnectExpress的简称是一种高速串行高带宽扩展总线PCIe可以实现芯片与芯片之间的互联如GPU与CPU的连接也可以用于主板上显卡固态硬盘以及无线网卡等外设的相互连接PCIe总线在PCI总线之后产生并取代PCI总线PCIe总线对比两个重要的区别一是没有使用共享总线主控拓扑而是采用点对点系统通过通用主机控制器直接连接设备大大节省了布线数量和难度二是从并行数据路径转变为单向串行数据路径大大提升了传输带宽以及信号的稳定性14敬请关注文后特别声明与免责条款s电子行业周报图表32PCIe及PCI插槽图表33PCIe对比PCIe总线架构资料来源了不起的云计算方正证券研究所资料来源半导体行业观察方正证券研究所PCIe在持续升级随着云端数据中心移动设备和汽车行业的快速发展PCIe总线规范预计会按每三年一次的频率持续更新因此PCIe不断进行技术革新以满足带宽翻倍的需求早期的PCIe更新主要在于持续调整编码格式以传输更多数据逐步从8b10b编码升级至128b130b编码最新的PCIe60规范在信号传输方法从NRZ切换到PAM4并且加入FECPAM4编码提升了单个串行通道相同的时间内的传输数据容量而FEC的加入可改善带宽效率与可靠性图表34PCIe迭代历程图表35PAM4可以携带两倍于NRZ的数据资料来源半导体行业观察方正证券研究所资料来源CSDN方正证券研究所PCIe总线标准不断升级通过对PCB板材升级以升带宽的方式技术难度越来越大且成本越来越高PCIeRedriver和PCIeRetimer由此产生PCIeRedriver是一种信号放大器是信号中继芯片广泛应用在SATA3USB3和PCIe30中具备成本低应用灵活的优势而随着PCIe传输频率提高数据在线路中的传输长度也受到严重制约PCIe30中通过Redriver增加线长的方式日益捉襟见肘PCIeRetimer应运而生Retimer芯片除了具有Redriver芯片的功能以外还能够在增加少量信号传输延迟为代价的前提下识别信号协议并额外增加了数据时钟恢复功能能够有效去除信道上的抖动15敬请关注文后特别声明与免责条款s电子行业周报图表36PCIeRedriver系统框图图表37PCIeRetimer系统框图资料来源UEFI社区方正证券研究所资料来源UEFI社区方正证券研究所PCIe是当前数据传输交换的主流协议市场空间广阔AI训练的庞大数据需要在各芯片之间高速无拥塞互联英伟达的NVLinkNVSwitch市场规模有限且封闭而传统CPU生态中的PCIe接口芯片及其他高速互联芯片市场更加开放PCIe芯片作为数据中心低功耗高性能以及高兼容性的代表性解决方案得到越来越多的应用市场规模快速增长根据ABIResearchPCIe技术的潜在市场空间有望在2027年达到约100亿美元2022-2027年cagr达14其中数据中心是第一大占比图表38A100架构内部需要大量的PCIe接口图表39PCIe未来市场规模将达500亿美元资料来源NVIDIA方正证券研究所资料来源ABIResearch方正证券研究所42CXL新一代数据中心高速传输互联协议CXL具备极高兼容性和内存一致性的新一代互联标准CXL全称为ComputeExpressLink是一种全新的互联技术标准可以支持CPU与GPUFPGA或其他加速器之间的高速高效互联以满足高性能异构计算的要求并且可以维护CPU内存空间和连接设备内存之间的一致性16敬请关注文后特别声明与免责条款s电子行业周报图表40CPU和内存发展速度不匹配图表41CXL示意图及特性资料来源Synopsys方正证券研究所资料来源THENEXTPLATFORM方正证券研究所CXL迭代3代标准突破数据中心内存互联瓶颈CXL1011重新定义设备互联标准方案2019年CXL的第一个版本CXL1011诞生其作用主要是对一台服务器里的内存容量和带宽进行扩展CXL在创立之初便支持三种协议分别是CXLioCXLcach和CXLmem其中CXLio是PCIe50的增强版本运行在PCIe总线的物理层上CXLcache用于一致的主机缓存访问CXLmem则用于主机内存访问CXL1011中规范定义了三种互联设备第一种设备是高性能计算里的网卡PGASNIC主要协议为CXLio和CXLcache第二种设备是带有内存的加速器包括GPUFPGA等加速器支持的协议包括用来处理链接的CXLio处理cache一致性的CXLcache以及处理内存扩展的CXLmem第三种设备是用作内存Buffer以支持内存扩展主要应用CXLio和CXLmem协议图表42CXL路线图图表43CXL10三种设备标准资料来源CXL联盟方正证券研究所资料来源了不起的云计算方正证券研究所CXL2030逐级实现内存等资源的池化调度CXL20规范增加了CXLswitch功能可以在一个服务器机架内通过一套CXL交换机构建成一个网络实现机架级别的内存资源池化CXL30进一步增加对二层交换机的支持基于Leafspine网络架构进一步对资源进行解耦和池化以实现在多个机柜之间建立更大的资源池包括内存计算等17敬请关注文后特别声明与免责条款s电子行业周报图表44CXL20特性图表45CXL30互联方案资料来源了不起的云计算方正证券研究所资料来源CXL联盟方正证券研究所内存可扩展带来广阔空间核心存储厂商均有布局英特尔最新的第4代Xeon可拓展处理器SapphireRapids是第一款支持CXL11标准的高性能商用CPUAMD发布的代号Genoa的EPYC9004系列处理器支持CXL11标准三星2021年5月推出了基于DDR5技术支持CXL互联标准的内存模块并随后发布了首款支持CXL内存平台设计的开源软件解决方案美光海力士美光2023年3月推出了CXL内存模块SK海力士也将于2023年量产基于最新1节点的DDR5CXL产品图表46CXL布局梳理资料来源CFM闪存市场整理方正证券研究所43DietoDie互联UCIe有望成为Chiplet互联标准18敬请关注文后特别声明与免责条款s电子行业周报UCIe之前AIB搭配EMIB提供dietodie互联方案异构集成应用越来越广泛Chiplet面临的挑战是在保持与单芯片接近的性能和功耗的同时将众多功能全部集成到单个封装且实现各个小芯片之间的高速低延时互联在UCIe之前英特尔通过将高级接口总线AIB与EMIB封装技术相结合实现Chiplet各芯片单元之间的高速低延迟低功耗传输同时AIB与所使用的特定封装技术无关可以搭配英特尔的EMIB也可以使用其他封装技术如CoWoS-S等图表47AIB连接可以通过中介层上的线路实现也可以使用英特尔EMIB桥接等桥接技术实现资料来源intel方正证券研究所AIB是一种高度并行的主从总线由25个独立通道组成包括24个数据通道和一个控制通道时钟频率高达1GHz该总线还支持双倍数据速率操作并且在最快的方案中可以提供数Tbs的吞吐量AIB在通道数量和总线宽度方面可高度定制支持两种主要类型AIBBase适用于需要最少电路的轻量级应用AIBPlus可以处理更高速度并支持高速状态下的可靠运行AIB是一种物理层PHY规范位于OSI参考模型中的最低级别其一端连接至单独芯片或小芯片上的相应AIB接口另一侧连接到媒体访问控制器MAC以便从MAC中获取数据并将其发送至另一端的连接芯片或者从连接的芯片接收信号并传递给MAC图表48AIB应用示例图表49AIB是一种物理层规范资料来源intel方正证券研究所资料来源intel方正证券研究所19敬请关注文后特别声明与免责条款s电子行业周报从AIB转向UCIe英特尔推进Chiplet互联标准统一涵盖半导体制造全流程2022年3月英特尔联合台积电三星日月光AMDARM高通谷歌微软Meta等多家行业巨头共同宣布成立Chiplet联盟并推出全新的通用芯片互联标准UCIe以此共同打造Chiplet互联标准成员类别涵盖集成电路产业中芯片设计芯片制造封装测试三大领域图表50UCIe初始成员资料来源与非网方正证券研究所UCIe是第一个支持基于PCIExpressPCIe和ComputeExpressLinkCXL行业的die-to-dieIO物理层die-to-die协议和软件堆栈的开放行业标准与PCIe相比UCIe具备更高的功率转化效率更低的热量以及更高的可靠性图表51UCIe封装示意图图表52UCIe10特性参数资料来源UCIe方正证券研究所资料来源半导体行业观察方正证券研究所5内存持续探索存储新路径英特尔与美光于2006年联合成立IMFlashTechnologies公司开始相变存储器的研发并在美国犹他州莱希市建造晶圆厂2015年7月推出第一代PCM产品取名3DXpoint由此英特尔号称革命性存储器的傲腾业务OPTAne正20敬请关注文后特别声明与免责条款s