维持行业“增持”评级。摩尔定律放缓，先进制程受阻，Chiplet作为延续摩尔定律、缓解先进制程焦虑的主要技术之一，规模化落地可期。Chiplet整体生态仍处于发展早期，其主要抓手为高密度封装技术的突破，受益环节主要在封测端和相关设备材料环节，维持行业“增持”评级。推荐长电科技（600584.SH）、通富微电（002185.SZ）、华天科技（002185.SZ）、甬矽电子（688362.SH）、晶方科技（603005.SH）、伟测科技（ 688372.SH）、长川科技（ 300604.SZ ）、和林微纳（688661.SH）、生益科技（600183.SH）、方邦股份（688020.SH）、深南电路（002916.SZ）、兴森科技（002436.SZ）等。
　　Chiplet综合优势明显，是缓解先进制程焦虑、延续摩尔定律的主要抓手。随着线宽逼近原子级别，摩尔定律在制造端的提升已经逼近极限，Chiplet方案正是通过在封装端和设计端的提升，来进一步延续摩尔定律：①设计端将芯片分解成特定模块实现IP硅片化，并灵活重组，可将性能和工艺适度解耦合，并有效提高良率、降低制造成本和门槛。②封测端将小芯片利用互连技术和封装技术进行高密度集成，可轻易集成多核，突破原有SoC性能的极限，满足高算力处理器的需求。
　　高密度集成封装技术是实现Chiplet的核心，成本和性能最优化的应用主要在高性能大芯片。Chiplet封装方案可分为2D、2.1D、2.5D和3D，是在整体产业生态早期，实现Chiplet发展的主要驱动力。其中2D方案性价比高，但无法承受大面积集成；2.5D方案成本虽高，但硅转接板技术成熟，结合3D封装后，整体可提升空间最大，是延续摩尔定律的潜在核心方案。封装面积越大，所需封装材料和潜在封装缺陷成本也会越大，出于成本和性能的最优化考量，Chiplet方案目前的主要应用在高性能大面积芯片领域。
　　AI+数字催生高算力需求，受益高密度集成封装技术的率先发展，封测端将最先受益。ChatGPT、New Bing、MSCopilot、文心一言等生成式AI的现象级产品叠加数字经济的政策催化，将催化庞大的产业链算力需求，打开高算力大芯片的市场空间。而Chiplet作为大芯片延伸摩尔定律实现算力性能进一步提升的主要方案，考虑到产业链仍处于发展早期，高密度集成封装技术将率先发展，诸如国内长电科技、通富微电、甬矽电子等封测厂均已布局，封测端将最先受益。
　　风险提示。大芯片产品迭代不及预期；高密度封装技术迭代不及预期。
　　

研究报告全文：股票研TableindustryInfo电子元器件TableMainInfoTableTitle0评级TableInvest增持究20230326上次评级增持Chiplet缓解先进制程焦虑行业巨头推进产业发展半导体行业报告TablesubIndustry细分行业评级行王聪分析师舒迪分析师文紫妍研究助理半导体增持业021-38676820021-38676666021-38038321wangconggtjascomshudigtjascomwenziyangtjascom更证书编号S0880517010002S0880521070002S0880121070034新本报告导读Chiplet作为延续摩尔定律缓解先进制程焦虑的主要技术之一可将存储逻辑等多芯片进行异构集成在芯片突破更高性能的同时有效降低成本规模化落地可期重点覆盖公司列表摘要代码TableCompany公司名称评级TableSummary0维持行业增持评级摩尔定律放缓先进制程受阻Chiplet作为通富微电增持延续摩尔定律缓解先进制程焦虑的主要技术之一规模化落地可期002156Chiplet整体生态仍处于发展早期其主要抓手为高密度封装技术的002436兴森科技增持突破受益环节主要在封测端和相关设备材料环节维持行业增持600183生益科技增持评级推荐长电科技600584SH通富微电002185SZ华天科600584长电科技增持技002185SZ甬矽电子688362SH晶方科技603005SH002916深南电路增持伟测科技688372SH长川科技300604SZ和林微纳688661SH生益科技600183SH方邦股份688020SH688362甬矽电子增持深南电路002916SZ兴森科技002436SZ等688372伟测科技增持证Chiplet综合优势明显是缓解先进制程焦虑延续摩尔定律的主要688020方邦股份增持抓手随着线宽逼近原子级别摩尔定律在制造端的提升已经逼近极688661和林微纳增持券限Chiplet方案正是通过在封装端和设计端的提升来进一步延续002185华天科技增持研摩尔定律设计端将芯片分解成特定模块实现IP硅片化并灵活究重组可将性能和工艺适度解耦合并有效提高良率降低制造成本报和门槛封测端将小芯片利用互连技术和封装技术进行高密度集告成可轻易集成多核突破原有SoC性能的极限满足高算力处理器的需求高密度集成封装技术是实现Chiplet的核心成本和性能最优化的应用主要在高性能大芯片Chiplet封装方案可分为2D21D25D和3D是在整体产业生态早期实现Chiplet发展的主要驱动力其中2D方案性价比高但无法承受大面积集成25D方案成本虽高但硅转接板技术成熟结合3D封装后整体可提升空间最大是延续摩尔定律的潜在核心方案封装面积越大所需封装材料和潜在封装缺陷成本也会越大出于成本和性能的最优化考量Chiplet方案目前的主要应用在高性能大面积芯片领域AI数字催生高算力需求受益高密度集成封装技术的率先发展封测端将最先受益ChatGPTNewBingMSCopilot文心一言等生成式AI的现象级产品叠加数字经济的政策催化将催化庞大的产业链算力需求打开高算力大芯片的市场空间而Chiplet作为大芯片延伸摩尔定律实现算力性能进一步提升的主要方案考虑到产业链仍处于发展早期高密度集成封装技术将率先发展诸如国内长电科技通富微电甬矽电子等封测厂均已布局封测端将最先受益风险提示大芯片产品迭代不及预期高密度封装技术迭代不及预期请务必阅读正文之后的免责条款部分目录1Chiplet延续摩尔定律规模化落地可期311Chiplet综合优势明显有效延续摩尔定律312整体生态处于早期有望加速落地62Chiplet封装高密度集成封装是实现Chiplet的核心1121从2D到3D封装形式多样1222高性能大芯片是实现成本性能最优化的应用153Chiplet空间高算力需求打开成长空间封测端是主要受益点1931AI数字经济催生高算力需求Chiplet深度受益1932产业生态发展早期封测端是主要受益点214投资建议与推荐标的2341封测2342封测设备零部件2443材料255风险提示26TableDirectory表本报告覆盖公司估值表TableComData盈利预测EPSPE公司名称代码收盘价评级目标价2021A2022E2023E2021A2022E2023E通富微电002156202303212347063037076371262973078增持304兴森科技002436202303211227037031044333639412817增持168生益科技60018320230321182122066094149727651946增持2875长电科技600584202303213221166183205193717581572增持5125深南电路002916202303218779289320370304127432375增持1311甬矽电子688362202303203093079037084391583503676增持42伟测科技6883722023032010662152282435703537802453增持14256方邦股份688020202303216542044-08507214963-77179047增持8671和林微纳6886612023032180531150451247003180946520增持97华天科技002185202303211044044024032236343503296增持1323数据来源国泰君安证券研究注深南电路2022年业绩已公布请务必阅读正文之后的免责条款部分2of261Chiplet延续摩尔定律规模化落地可期11Chiplet综合优势明显有效延续摩尔定律摩尔定律实现的维度主要分为制造设计封装三方面在制造方面主要通过晶体管微缩工艺实现从130nm逐步向5nm甚至是2nm迈进在设计方面主要通过各种架构演进方案设计等方式实现在封装方面主要通过不同模块的异质集成来实现通过SiPWLP等方法不断提高系统化的集成密度图1摩尔定律的不同的实现方式数据来源ITRS摩尔定律在制造端的提升已经逼近极限开始逐步将重心转向封装端和设计端随着AI数字经济等应用场景的爆发对算力的需求更加旺盛芯片的性能要求也在不断提高业界芯片的制造工艺从28nm向7nm以下发展TSMC甚至已经有了2nm芯片的风险量产规划但随着线宽逐步逼近原子级别工艺制程升级带来的性能功耗提升的性价比越来越低封装端和设计端维度的提升开始逐步进入视野图2随着工艺制程的进步单个晶体管的成本图3先进工艺的流片成本越来越高单位美元不再下降单位美元5805422M54014443532822978M3194290214215521281311744M11451063M703M513M1285M377M0090nm65nm4540nm28nm20nm1614nm10nm65nm40nm28nm22nm16nm10nm7nm5nmCostper1000gatesAdvancedDesignCost请务必阅读正文之后的免责条款部分3of26数据来源芯启源MeasuringMooresLaw国泰君安数据来源芯启源国泰君安证券研究证券研究Chiplet方案正是一种通过在封装端和设计端的提升来进一步提升芯片的集成化密度从而延续摩尔定律的新型半导体技术方案其方案核心主要包含三个概念分别是小芯粒异构异质和系统级集成1小芯粒原有SoC芯片由各种IP内核设计组成小芯粒即在设计端将各种IP单个拆分进行芯片化2异构异质将类似CPUGPUDRAM等不同结构工艺材质的芯片合在一起从而减少传输延迟提高集成度3系统级集成在前两者的基础上通过软件设计系统级高密度的方案利用各种堆叠封装技术将更多的异构异质的小芯片进行高密度封装集成从而实现良率成本性能商业风险等方面的综合提升图4Chiplet方案概念图数据来源电子技术设计Chiplet方案通过将芯片性能的提升和工艺适度解耦合能够利用先进封装技术实现综合性能的提升其主要原因如下小芯片优化成本将芯片分解成特定的模块这可以使单个芯片面积更小并可选择最合适的工艺从而提高良率降低制造成本和门槛在降低成本方面当切割芯片的面积越小如图5所示绿色芯片的数量就越多整体晶圆中可用的芯片面积就越大单位面积芯片的成本就越低另外硅片化IP的复用也可以显著降低成本在提高良率方面晶圆中存在各种缺陷当芯片的面积越大它受影响的芯片数量比例就越大例如如下图所示一块晶圆中切割3片芯片有一片受到缺陷影响良率为23当一块晶圆切割25片芯片缺陷影响了3片芯片良率为2225整体良率大于23在降低门槛方面小芯片化后不同的芯片可以采用最合适的工艺和架构进行设计制造例如IOdie因为更加先进的工艺对其性能的提升有限可以采用12nm工艺进行设计制造CPUdie因为对先进工艺要求更高可以采用7nm5nm工艺进行设计制造整体无需像SoC一样IO和CPU的IP都必须采用最先进的工艺设计制造图5小芯片在单晶圆中的可用面积更大图6小芯片在单晶圆中的良率更高请务必阅读正文之后的免责条款部分4of26可用部分废弃部分肉眼可见切割面积越小绿色部分方块越多可用的圆的面积越多数据来源国泰君安证券研究数据来源国泰君安证券研究备注紫线为缺陷小芯片复用性强小芯片可视为固定模块在不同的产品中根据需求进行组装复用类似乐高积木具有极强的灵活性通过小芯片化甚至最理想的IP芯片化不仅可以减少芯片的设计周期加快迭代速度还可以提高芯片的可定制性以AMD的系列产品为例将处理器芯片进行解耦合分成单个CCDCoreChipletDie芯片和一个IOdieCCD和IO核之间采用第二代InfinityFabric总线连接其中CCD采用7nm工艺IO核采用12nm工艺8个CCD和1个ServerIOdie可组装成EPYCRome霄龙服务器处理器8个CCD和1个ClientIOdie可组装成Ryzen锐龙3000系列代号Matisse桌面服务器AMD的X570Chipset也可用现有的小芯片进行组装设计这种固定模块的小芯片方式多个小芯片无需重复设计具有复用价值而且芯片可采用最合适的工艺制程可有效提高良率以及降低设计门槛在可定制性设计周期方面降低成本进行极大优化图7小芯片的复用性强类似堆积木可有效优化良率设计门槛可定制性和设计周期数据来源HotchipsAMD官网小芯片可高度集成化小芯片利用芯片互连技术和高密度封装技术可轻易集成多核满足高效能运算处理器的需求单片SoC的方案在集成多核方案时受制于可用的光罩尺寸良率等问题芯片面积最多只能达到800mm2Chiplet核心计算单元可从16核堆积到64核甚至96核以上另外对于内存和Cache方面也能实现高密度集成从而实请务必阅读正文之后的免责条款部分5of26现更低的延迟或者更高的并行运算速度图8Chiplet方案可轻易集成多核满足高性能计算的需求数据来源Chiplet接口IP3DIC混合信号仿真验证表1Chiplet方案相较于大芯片方案具有多方面的优势类别SoCChiplet技术分立器件设计费用最高较低最低设计费用最长一般超过18个月较短大概12个月最短大概6个月设计风险最高较低最低性能最高较高低功耗最低较低接近SoC最高可定制性困难容易非常容易上市时间最慢较快最快面积大小最小较小最大数据来源Chiplet接口IP3DIC混合信号仿真验证国泰君安证券研究12整体生态处于早期有望加速落地Chiplet方案主要由三大环节组成分别是拆合封1在拆的环节将原有多个IP组成的SoC大芯片进行拆分形成多个不同的CPUIO等小芯片拆解后的小芯片可以采用更加适配的工艺节点和材质其中架构设计是关键需要考虑访问频率缓存一致性等各问题2在合的环节将不同的小芯片利用内部总线互连技术进行电路连接各个电路互相组合在功耗通信延迟带宽等方面达到最优的效果与SoC不同的是前者是芯片间的互连而后者是IP内核间的互连3在封的环节将组合后的不同的芯片利用RDLTSV硅转接板晶圆等高密度集成的先进封装技术进行组合图9Chiplet方案主要由拆合封组成请务必阅读正文之后的免责条款部分6of26MCM封装Zen1EPYC单片集成SOC小芯粒21D封装RDLVODie2拆合封CCXDDRCCXVOZen2EPYC25D封装Si数据来源电子技术设计chiplet关键技术与挑战AMD国泰君安证券研究Chiplet方案的实现包括Chiplet的设计制造和连接侧的互连制造依据主要的产业链制造顺序而言在设计端利用EDA和IP核进行分割后的Chiplet的设计连接侧包括硅转接板或者RDL层的互连建模之后两者协同仿真得到完整的封装方案的模型针对该模型依次进行时序分析电源网络分析可靠性分析以及PPA优化分析等从而实现Chiplet和连接侧结合的系统性方案在封装端利用晶圆厂制造完成的Chiplet与连接侧方案进行连接以25D的硅转接板为例将Chiplet和进行TSV打孔的硅转接板相连利用硅转接板内部的RDL层进行各个Chiplet之间的互连最后将硅转接板与基板进行连接即完成整体Chiplet系统性方案的制造上述在设计端和封装端的步骤刚好对应拆合封三大环节图10产业链上下游结构图11Chiplet在芯片设计端的流程示意图EDA设计制造封测IP基板数据来源国泰君安证券研究数据来源Chiplet方案研究与展望国泰君安证券研究请务必阅读正文之后的免责条款部分7of26图12Chiplet在芯片封装端的流程示意图数据来源AmkorTechnologyChiplet方案目前无法规模化落地的主要技术难点一Chiplet的统一接口和标准考虑到互连是Chiplet的核心之一互连接口与协议的落地和推行是实现技术标准化和产品规模化的关键2022年3月IntelAMDARM台积电日月光等巨头成立Chiplet标准联盟制定了通用Chiplet的高速互联标准UCIeUniversalChipletInterconnectExpress2021年5月CCITA中国计算机互连技术联盟针对Chiplet标准小芯片接口总线技术要求展开标准制定工作集结了国内产业链60多家单位共同参与研究Chiplet总线互连接口与协议可以划分为物理层PHY层数据链路层网络层以及传输层数据链路层及以上的其他接口更多依赖沿用或扩展已有接口标准及协议最重要的是物理层的接口研究因为它与工艺功耗和性能等息息相关物理层主要分为串行和并行两种数据通信技术串行主要分为串行器和解串器SerDes并行则包括低电压封装互连LIPINCON技术TSMC提出AIB高级接口总线Intel提出以及信号引线物理互连BoW技术OCP提出等图13物理层接口示意图图14两个ChipletDie互连场景数据来源Chiplet接口IP3DIC混合信号仿真验证数据来源Chiplet接口IP3DIC混合信号仿真验证表2物理层并行互连的技术对比参数AIB第一代MDIO第一代LIPINCON2BoW请务必阅读正文之后的免责条款部分8of26单lane数据率Gbs254816shoreline带宽密度Gbsmm6320067200Areal带宽密度Gbsmm150198198148单位功耗pJbit0850505605封装技术EMIBEMIBFoverosCoWoSMCP数据来源异构集成芯片关键技术研究国泰君安证券研究互连是技术标准化的重点之一但芯片间互连协议的标准化方面仍处于发展演进阶段相互竞争的标准较多包括CXLCCIXNVLink等标准都已经在复杂的处理器芯片中得到应用其中虽然CXL发布较晚但因为Intel的业内影响力和产品效应大多数厂商纷纷跟随并采纳技术发展较快国内以CCITA为主导的技术联盟正在进行相关技术和标准的研发中相关国内公司例如超摩科技也已经宣布量产Chiplet互联IP整体解决方案CLCI其协议标准主要采用自有方案未来会考虑协议间的兼容性图15超摩科技宣布量产高性能Chiplet互联IP整体解决方案CLCI数据来源超摩科技二EDA工具链和生态系统的完整性可持续性新的EDA工具链是急切需要的其主要原因为1小芯片之间更密集的互连Chiplet封装EDA的更高要求Chiplet方案将芯片进行精细化切割并进行更为密集的互连例如HBM的芯片间的互连位宽为1028bit从而使其整体性能达到接近甚至超过SoC内部的传输效率对于Chiplet的封装也需要进行额外的EDA设计这些都对EDA工具提出了更高的要求2系统性方案带来的更严苛的可靠性挑战Chiplet方案作为一个整体的系统性方案对热效应电磁挑战电容耦合电感耦合信号完整性等方面都提出了全新的要求需要进行针对性的仿真建模这是原有主要针对SoC芯片的EDA工具相对薄弱的点当第三方Chiplet开始被采用时对于完整系统的可靠性要求将会更高第一种挑战可能可以采用Cadence等工具组合设计但针对于第二种可靠性调整则需要进行针对性优化升级考虑到无论是EDA工具链还是之前的协议标准抑或是制造封装技术都处于发展初期为了实现有效的正反馈优化将终端的测试纠错信息及请务必阅读正文之后的免责条款部分9of26时反馈到上游的EDA设计端并进行改进构建一个完整的可持续的生态系统是极其重要的图16终局的Chiplet产业链EDAChiplet设计IPChiplet封装EDA大芯片设计制造封测IP基板有源基板数据来源电子技术设计chiplet关键技术与挑战国泰君安证券研究三核心封装技术的选择Chiplet方案对应的封装技术包括2D的MCM21D的RDL方案25D的CoWoS和3D的HBM等多种技术需要根据功耗性能成本等多方面进行综合考虑基于PAA的芯片评价体系实现系统效率最大化12D的MCMWLCSP技术属于典型的封装技术将多个不同的芯片在基板上进行集成属于成本低复杂度低但能有效增加管脚数量提高芯片集成密度的方案在AMD国内诸如超摩科技等多种产品中使用是当前较为主流的方案2InFO技术属于21D方案介于MCM和25D的CoWoS之间利用RDL层进行集成线间距接近2微米引脚数量约2500个多用于手机和IoT中苹果最新的M1等芯片就是采用该方案325D和3D技术可以在前两者的基础上利用硅转接板等就技术极强地增大管脚数量和集成密度例如25D的方案相较于InFO方案线间距减小到04微米引脚数量增加到4000个是InFO方案的16倍但由于成本过高多用于云计算HPC数据中心中Chiplet方案中多芯片集成的封装方案存在散热的功耗问题硅转接板等封装材料太贵的成本问题复杂度过高的可靠性问题并非适用于所有工艺节点也并非适用于所有下游应用更多时候作为先进工艺制程遇到门槛时的一种实现摩尔定律的延伸方案关于成本最优化的探讨可参考第二章22的探讨图17TSMC的多种多芯片封装集成方案图18不同的成本和性能要求对应不同封装方案请务必阅读正文之后的免责条款部分10of26数据来源TSMC数据来源Thenewfrontierofdie-to-dieinterfaceIP四产品测试的复杂性Chiplet方案由于互连封装方案的不同其测试大多为定制化方案且包含更多的测试流程除了常规的单片集成SoC芯片所需的CP测试芯片针测FT测试终测还要包括介质层测试MT中段测试SLT系统级测试等测试流程中KGSD已知良好堆叠芯片测试需要包含更多的可靠性测试是主要的难点之一以DRAM和HBM为例进行对比1在晶圆级测试环节DRAM晶圆的测试基本相同HBM额外增加针对逻辑晶圆的逻辑测试包括测试IPPHY电路中缺陷等但是考虑到单颗小芯片的缺陷就会导致堆叠的KGSD芯片的性能失败因此对单颗小芯片的测试性能要求会更高2在KGSD测试环节传统的DRAM封装级产品测试设备和解决方法将无法有效试用其测试的挑战包括动态向量老化应力测试大量内部TSV结构的可靠性测试高速性能测试25DSIP测试等图19先进封装的整体测试流程图20HBM测试比DRAM测试要求更加高数据来源AmkorTechnology数据来源高带宽存储器的技术演进和测试挑战2Chiplet封装高密度集成封装是实现Chiplet的核心Chipet封装方案可分为2D21D25D和3D封装技术2D方案性价比高但无法承受大面积集成上升空间有限21D方案集成度进一步请务必阅读正文之后的免责条款部分11of26提高但技术难度相对较大应用范围偏小25D方案成本高但硅转接板技术相对成熟可集成密度较高虽然价格昂贵但在服务器等应用领域具有较大潜在价值另外结合3D封装后整体成长空间最大是延续摩尔定律的潜在核心方案21从2D到3D封装形式多样先进封装技术不同于传统封装技术其主要包含RDLBumpWafer和TSV四个要素传统封装主要包括DIPQFP等引脚封装和引线框架封装而诸如FC-BGAFOWLP和FIWLP等包含RDLBumpWafer和TSV四个要素之一均属于先进封装Chiplet封装方案是小芯粒的异构异质高密度集成方案对应不同的封装类别以先进封装技术为基础可主要分为2D21D25D和3D四大类考虑到市场上各家公司对于封装方案的定义并不明确本文粗浅根据在基板基础上是否有RDL层和硅桥是否有无源硅转接板是否有有源硅板之间的堆叠进行分类依次划分为2D21D25D和3D四大类其中2D方案由于不使用任何额外高密度RDL硅等转接板性价比高在Chiplet的发展初期产品中应用广泛图21从传统封装向先进封装发展图22Chiplet的各种封装结构数据来源Yole数据来源AMD表3Chiplet的高密度封装技术主要分为2D21D25D和3D四大类均有相关产品应用量产类型技术特点焊点间距说明技术代表产品应用直接通过封装基板走线实现互连InFO普通FC-MCMABF基板良2DMCM厚度很薄90微米AMD的Zen架构产品无需基板直接通过RDL层进行互连率低无法支撑多芯片应用EMIBInFO-SoWInFO-RInFO-oSRDL转接板硅桥30-45微在基板基础上利用高密度的RDL层内苹果的M1UltraIntel21DInFO-LSIFOCoSBCFCLXDFOI在基板基础上米嵌硅桥的方式实现互连的CPUcowos-Rcowos-L海思的鲲鹏920和昇在基板基础上利用硅转接板实现互连25D无源硅转接板25微米Cowos-SI-CubeVISionS腾910AMD的可实现更高密度的互连成本高Zen234架构产品有源硅之间的堆多在25D基础上利用混合键合实现芯Co-EMIBFoverosX-CubeWIDE-IO英伟达的GPUAMD3D10微米叠片之间的垂直堆叠SoICHBMHMC3DV-Cache的Zen234架构产品数据来源各公司官网国泰君安证券研究备注只考虑中段的集成后段的集成如PLP技术暂不考虑相关技术分类模糊存在不确定情况请务必阅读正文之后的免责条款部分12of26一2D方案的客户和产品应用2D方案主要为简单的MCM方案无需额外的转接板成本低性价比高应用较为广泛但无法支撑多芯片大面积应用在性能提升上空间有限2D方案整体厚度较薄主要分为FC-MCM类的直接通过封装基板走线实现互连和普通InFO类的无需基板直接通过RDL层进行互连FC-MCM类受限于ABF基板良率低无法支撑多芯片大面积的应用普通InFO类由于没有基板仅凭PI材料的RDL层硬度不够同样无法支撑大面积的多芯片集成2D方案受益于性价比国内外客户多家产品有量产在四种类别中应用最广发展最快AMD的最初Zen架构的系列产品采用的就是MCM方案如锐龙霄龙等另外国内包括超摩科技高性能CPU龙芯中科等都有相关方案研究图23Flip-ChipMCM方案概念图图24AMD的第二代EPYC采用了MCM方案数据来源TSMC数据来源AMDChiplet封装结构与通信结构综述二21D方案的产品和客户应用21D方案介于2D的MCM和25D硅转接板之间成本相对适中可集成度较高可适用于大规模多芯片集成21D方案主要在基板上采用高密度的RDL层或者在RDL层基板中内嵌硅桥来增大集成密度高密度的RDL层方案包括特斯拉的InFO-SoW六层RDLTSMC的InFO-RInFO-oSInFO-LSI系列长电的XDFOI五层RDL等内嵌硅桥的方案以Intel的EMIB日月光的FOCoS-B为主21D方案的主要缺点在于技术难度相对较大目前只在少数客户中使用例如高密度RDL层的InFO-R中本身InFO工艺就较为复杂还需要在PI树脂中进行多层RDL高密度布线难度更加巨大目前主要在苹果的M1MAX芯片中使用该方案较多例如内嵌硅桥的EMIB和FOCoS方案中需要额外考虑硅桥和RDL层基板的兼容性目前主要在Intel的产品中使用较多图25Tesla的InFO-SoW方案布置6层RDL图26FOCoS-B在扇出RDL层中内嵌硅桥请务必阅读正文之后的免责条款部分13of26数据来源TESLA官网TSMC数据来源日月光官网三25D方案的产品和客户应用25D方案利用无源硅转接板方案可实现更高密度大面积多芯片的集成方案传输速度高性能优越是潜在延续摩尔定律成长空间的主要方案无源硅转接板利用内部RDL和TSV可实现内部的高密度互连加上硅技术较为成熟成为替代先进工艺延续摩尔定律的中坚力量另外3D方案的拓展也主要建立在25D方案的基础上主要方案包括台积电的CoWoS系列方案三星的I-Cube通富的VISionS等25D方案整体性能更为优越但由于增加硅转接板成本较高主要用在服务器数据中心等高端应用中发展前景巨大鲲鹏920AMD的Zen2以上架构产品诸如RomeMilan等服务器芯片都应用CoWoS方案以AMD的Zen4架构的EPYC7004服务器芯片为例其内部可封装的CCD数量增加到12个内核增加到96个可支持12通道的DDR5内存提供128条PCIE50通道性能十分突出图27TSMC的25D方案利用硅转接板集成芯图28AMD的Zen4架构EPYC7004服务器处理器片芯片架构数据来源TSMC数据来源AMD四3D方案的产品和客户应用3D方案主要在25D基础上利用混合键合等方式实现芯片间的垂直互连集成密度最大性能提升也十分可观但成本非常高3D方案为有源硅之间的互连即芯片之间的互连为满足足够的信息带宽使用的互连线的数量和密度都远大于前三种而且混合键合的难度也远大于bump键合整体成本非常高主要方案包括Intel的Co-EMIBFoveros三星的X-CubeTSMC的SoICHBM3DV-Cache等技术3D方案由于成本非常高相关应用较少主要在对性能要求非常苛刻的高端应用领域相关的HBM3DV-Cache等产品主要用在对计算要请务必阅读正文之后的免责条款部分14of26求较高的AI芯片中或者对延迟要求非常高的游戏CPU芯片中HBM主要将各种DRAM芯片进行堆叠从而扩大内存容量在高性能计算领域需求量较大3DV-Cache主要将L3cache堆叠在CPU上以减小延迟这在游戏领域需求量较大图29Intel的3DCo-EMIB方案集成度非常高图30AMD的3DV-Cache架构数据来源Intel数据来源AMD图31混合键合可实现9微米的间距实现更高集成度数据来源AMD22高性能大芯片是实现成本性能最优化的应用就成本而言先进封装只对先进工艺的大芯片即高性能大芯片存在明显成本效益MCM等最基本的2D封装不仅满足架构需求提高性能成本还低可能会被最先大范围使用25D等封装方案成本高但结合3D封装后整体可提升的成长空间最大是潜在核心方案多芯片集成的Chiplet方案是在以先进工艺为基础的SoC方案遇到摩尔定律发展的门槛时所延伸的提升性能减小成本优化性价比的方案SoC方案为将ABC等各种IP内核进行组合搭配无需D2DDietoDie的IP而Chiplet方案为将ABC等各种内核分别与D2DIP进行组合依次封装并在基板或者硅转接板上进行互连组合并利用高密度集成封装方案进行封装Chiplet方案的成本随着集成密度的提高而不断提高需要和小芯片的成本进行综合考量实现最优综合性能例如2D方案的MCM封装集成密度最低bump密度为90微米成本也最低而RDLInterposer和请务必阅读正文之后的免责条款部分15of26SiInterposer的集成密度逐步提高bump密度分别达到4530微米成本也相对提升其中硅转接板的成本最高3D封装的bump密度达到9微米成本是所有集成封装方案中最高的图32SoC和Chiplet方案的概念图数据来源ChipletActuaryAQuantitativeCostModelandMulti-ChipletArchitectureExploration表4Chiplet封装密度越高成本也越高性能参数MCMRDLInterposerSiInterposer3D封装集成密度低较高较高高布线密度mm452724495904040404bump密度m9045309设计复杂度低中较高高信号传输长度mm1055003成本低中较高高供应商封测厂晶圆厂封测晶圆厂晶圆厂数据来源Chiplet关键技术与挑战国泰君安证券研究就成本角度进行考量一块单片SoC芯片或者Chiplet芯片主要成本可粗略划分为RErecurringengineering成本和NREnon-recurringengineering成本NRE成本为电路设计中的一次性成本包括软件IP授权模块芯片封装设计验证掩模版等费用针对于单颗芯片是摊销后的成本RE成本为大规模量产中的制造成本包括晶圆封装测试等根据ChipletActuaryAQuantitativeCostModelandMulti-ChipletArchitectureExploration中的成本模型和验证数据一在RE成本方面主要包含五部分1原芯片成本2芯片缺陷成本3原封装成本4封装缺陷成本5因为封装缺陷导致的KGDs被浪费的成本对于芯片间D2D带来的成本等同于一块特定的IP核对于不同的工艺和架构它在芯片面积中占一定比例其他诸如bumpingwafersort测试等成本由于重要性较低包含如前述五项中不进行额外考虑就不同的集成的小芯片的数量不同的芯片面积和不同的工艺节点针对不同的封装形式进行考量得出结论请务必阅读正文之后的免责条款部分16of26工艺节点越小芯片面积越大多芯片集成的Chiplet方案带来的好处越大SoC主要的成本增加来源于面积增大后导致的芯片缺陷成本以800mm2的5nm工艺SoC芯片为例其芯片缺陷成本占总成本超过50而100mm2的芯片中的芯片缺陷成本占比不足10当对此芯片进行芯粒化高密度封装芯片缺陷成本减小一半哪怕叠加25D封装带来的封装成本其总成本仍小于SoC方案就2Chiplets组成的14nm芯片而言只有当面积大于700mm2SoC的成本才勉强大于MCM而对于InFO和25D哪怕面积大于900mm2SoC方案始终占有成本优势就2Chiplets组成的7nm芯片而言当面积大于500mm2SoC的成本大于MCM当面积大于800mm2SoC的成本才大于InFO就2Chiplets组成的5nm芯片而言当面积大于300mm2SoC的成本大于MCM当面积大于500mm2SoC的成本大于InFO当面积大于700mm2SoC的成本才大于25D方案总之对于任何工艺节点芯片面积提升带来的好处先进工艺节点会早于成熟工艺成熟工艺节点不适合高密度Chiplet的原因在于14nm工艺较为成熟良率较高面积增大带来的芯片缺陷成本的增加小于D2D以及更高级封装带来的成本增加小面积芯片不适合高密度Chiplet的原因在于芯片缺陷成本太小封装类的成本占据主要小芯粒数量的提升对成本的优化具有一定效果就5nm800mm2的MCM芯片而言从3个小芯粒增加到5个小芯粒芯片的缺陷成本的减小约为10图33不同工艺节点下不同芯片集成的归一化RE成本比较数据来源ChipletActuaryAQuantitativeCostModelandMulti-ChipletArchitectureExploration备注图片中的成本均为相对于100平方毫米的SoC芯片的成本进行归一化的结果二在NRE成本方面请务必阅读正文之后的免责条款部分17of26多芯片Chiplet方案会造成非常高的额外NRE成本只有当量产数量足够高才有足够性价比以14nm的800mm2的芯片为例500k的销量对于成本最高的25D封装D2D的互连和封装的成本占比分别小于2和9而Chiplet12模块和芯片的成本在MCM中占36在25D中占31占比非常高不如采用单集成SoC方案而当销量从500k增加到10M时Chiplet方案的成本将大幅缩减图34多芯片Chiplet方案会造成非常高的额外NRE成本只有当量产数量足够高才有足够性价比数据来源ChipletActuaryAQuantitativeCostModelandMulti-ChipletArchitectureExploration除了面积工艺小芯片的数量以外Chiplet在多芯片架构复用和异构方面存也在着巨大的成本优势多芯片复用架构主要分为三类SCMS单芯片多系统OCME一中心多拓展FSMC固定插座多组合SCMS芯片的复用使Chiplet相较于SoC而言节省一次性投入成本该种方案只需要一个芯片即可适用于同一产品线不同等级的产品AMD和国内最初的产品架构就是采用该方案OCME实现了异构工艺将不同的成熟工艺产品和先进工艺产品进行拼接诸如AMD的ZEN3架构采用的就是该方案FSMC将复用的可能性最大化即将可复用的芯片最小化这样一次性投入成本摊销的收益就越大多芯片集成的Chiplet方案的成本优势将会最大化图35多芯片复用架构主要分为三类成本效益逐级提高数据来源ChipletActuaryAQuantitativeCostModelandMulti-ChipletArchitecture请务必阅读正文之后的免责条款部分18of26Exploration3Chiplet空间高算力需求打开成长空间封测端是主要受益点31AI数字经济催生高算力需求Chiplet深度受益ChatGPT作为生成式AI的现象级产品将催生庞大的产业链算力需求ChatGPT是OpenAI开发的聊天机器人在2022年11月推出一经推出就成为迄今为止用户量增长最快的消费应用程序仅用2月就积累1亿用户数量即使是海外现象级应用TikTok也用了9个月的时间未来国内外诸如百度等大模型公司科大讯飞等应用端公司都在积极参与带来庞大的算力需求图36ChatGPT大模型是AI基础设施将进一步推动AIGC行业发展数据来源甲子光年数字经济推动数据中心建设快速发展带动计算需求增长受益于5G人工智能大数据云计算等新兴产业发展对海量数据处理的需求不断提升数据中心成为数字化发展的重要基础设施截止2021年底我国在用数据中心机架规模达到520万架近五年CAGR超过30其中大型以上机架规模达420万架占比达80进入数字经济时代数据量呈指数级增长对算力提出了巨大需求据Cisco预计2021年计算能力更强的超级数据中心将达到628座占数据中心总量的53图37中国数据中心机架规模快速增长万架图38全球超级数据中心数量快速增长座请务必阅读正文之后的免责条款部分19of26数据来源数据中心白皮书2022年国泰君安证券数据来源CiscoGlobalCloudIndex国泰君安证券研究研究受益于AI和数字经济的需求全球GPUMPUAI芯片等大算力芯片需求大幅提升2027年全球GPU市场规模预计达到18531亿美元21-27年CAGR为332022年MPU的全球市场规模也已经突破1000亿美元2024年AI的中国市场规模也预计突破785亿元21-24年CAGR为46图39全球GPU市场规模快速增长亿美元图40全球MPU市场规模超过千亿美金1400251278120020103710009071580178280010600540020000-52018201920202021E2022E全球MPU市场规模亿美元YoYRHS数据来源VMR华经产业研究院国泰君安证券研究数据来源ICInsights国泰君安证券研究图41中国AI芯片市场规模及预测亿元数据来源前瞻产业研究院海光信息招股说明书国泰君安证券研究Chiplet方案是继续提升大芯片算力的主要方案之一将伴随高性能算力需求的爆发而强势增长根据Yole2021年先进封装市场收入达374请务必阅读正文之后的免责条款部分20of26