韬定律V2版本进一步补充工程落地、实测数据与产品演进路线
　　近日，华为董事、半导体业务部总裁何庭波发布A time scalingtheory for multi-layer electronic systems（《面向多层级电子系统的时间缩微理论》，业内称“韬（τ）定律”）V2版本。“韬（τ）定律”提出以“时间（τ）缩微”替代“几何缩微”作为半导体与电子系统演进的新指导原则——通过逻辑折叠等创新技术，持续压缩信号传播时延，不断提升晶体管密度，从而实现半导体与电子系统的持续演进。根据V2版论文，与2025年麒麟9030 Pro芯片采用传统平面设计基线相比，麒麟2026采用了逻辑折叠，在相同工艺节点下，使得晶体管密度从155MTr/mm2提升至238MTr/mm2，而这一提升幅度以往需要三年的几何微缩才能实现；麒麟2026在1.1V供电电压下，主频也提升了13%至3.1GHz。与麒麟9030 Pro相比，在25℃环境、相同性能目标下，麒麟2026可将供电电压由1.1V降低至0.9V，归一化功耗下降至0.59，即功耗降低41%。V2版论文预测，在未来十年间，逻辑折叠预计将从局部的关键路径折叠演进为全面的、多层级的折叠——每个封装内将集成三层、四层乃至更多的有源层。从2026年到2035年，晶体管密度预计将向400MTr/mm2及更高水平迈进。同时，逻辑折叠使麒麟芯片能够显著提升CPU核心频率，并为实现4GHz及更高频率铺平道路。
　　“韬（τ）定律”为高能效的AI算力底座提供新路径
　　韬定律V1版论文提到，2020年5月至2026年5月期间，华为半导体设计并实现了381款芯片的量产，这些芯片服务于移动、人工智能、汽车、工业及基础设施等领域。在整个产品组合中，τ缩放策略始终得到验证。“韬（τ）定律”在人工智能领域同样适用。V2版论文对人工智能数据中心中的τ缩放进行了阐述。τ缩放在人工智能层面通过系统架构（统一总线）、Hi-ONE光互连以及封装本身的拓扑重构（3D折叠）三个层级协同实现。V2版论文新增示意图进一步阐述统一总线、Hi-ONE以及3D折叠三项技术的分工与协同。何庭波在论文中预测，约在2030年，昇腾990将把逻辑折叠引入人工智能加速器领域。按照此发展路径，预计到2035年硬件集成度将提升超过100倍，τ缩减效应将覆盖堆栈的每一层，而非仅集中于器件层面。
　　国产EDA厂商有望受益于IC设计难度提升及存储设计需求拉动
　　国内EDA厂商方面，1）华大九天在3DIC设计EDA领域提前布局，构建了覆盖从异构集成三维芯片协同设计到验证的全流程解决方案，填补了国内高端3DIC设计工具的空白，是国内唯一的3DIC设计验证全流程EDA提供商。公司新推出首款业界领先的Argus3DIC物理验证平台，全面支持2.5D/3D异构集成封装设计，可实现3DIC多元化协同设计到封装的全链路物理验证。2）概伦电子提供全面、自动化的PDK验证解决方案，为Fab和Fabless客户提供高质量与高效交付。公司深耕本土市场多年，深刻理解国内客户在先进制程研发、工艺适配等场景中的痛点，凭借在器件建模、良率提升等领域的技术积累，已与国内头部晶圆厂及众多设计企业形成深度合作。在存储领域，公司与全球领先的存储厂商展开合作，得到全球领先存储厂商的广泛认可和量产采用。3）广立微依托Luceda的先发优势，实现了从器件设计、链路仿真到版图生成的全流程自动化，同时支持硅光、氮化硅、磷化铟、薄膜铌酸锂等多种材料体系，能够灵活适应不同应用场景。平台还内置了与其他EDA/PDA工具的深度对接接口，为光电协同设计奠定了坚实基础。
　　建议关注：华大九天、概伦电子、广立微。
　　风险提示：技术迭代不及预期；市场需求不及预期等。