华为发布韬（τ）定律，以“时间缩微”取代“几何缩微”。2026年5月25日，IEEE国际电路系统研讨会（ISCAS 2026）上，华为何庭波发表主旨演讲，提出“韬（τ）定律”，以“时间（τ）缩微”取代“几何缩微”作为半导体演进新原则，芯片性能提升的本质在于压缩信号完成一次完整操作所需的时间，通过系统性压缩信号在芯片各层级中的传播时间，结合逻辑折叠等技术压缩信号时延、提升晶体管密度，推动半导体演进方向从追逐更小制程节点转向以先进封装为核心的多层立体设计。
　　韬定律以逻辑折叠为核心技术，构建器件、电路、芯片至系统的多层级协同优化体系。①器件层面：通过优化晶体管和互连电阻及寄生电容，从物理底层最大限度缩微器件级时间常数τ；②电路层面：通过逻辑折叠技术突破传统平面布局的物理边界，显著缩短关键路径的走线长度并有效降低信号传播的电阻和电容负载，实现晶体管密度和电路性能大幅提升；③芯片层面：通过“软件、架构、芯片”的全栈软硬芯协同设计，基于实际工作负载实现指令流和数据流的细粒度控制，提高系统级并行度和效率，大幅降低端到端执行时间；④系统层面：定义灵衢总线，重构计算系统互联协议，实现超节点的统一内存编址和原生内存语义，大幅降低系统通信时延。
　　基于韬定律，381款量产芯片已完成可行性验证，预计到2031年，基于该定律的高端芯片晶体管密度将达到等效1.4纳米制程水平。①麒麟芯片：已率先取得验证，依托时间缩放原理实现电路垂直分层堆叠，麒麟2026芯片性能有显著提升，未来十年，逻辑折叠有望从局部的关键路径折叠演进为全规模的多层折叠，2026-2035年麒麟芯片的晶体管密度预计将突破400 MTr/mm2，核心频率达到4GHz及以上，技术路线经济效益较高。②昇腾芯片：韬定律适配AI数据中心场景，存储语义统一总线、近封装高速光互连引擎Hi-ONE、封装立体拓扑重构3D折叠助力全链数据通信耗时和计算耗时，预计2030年左右，Ascend 990将把逻辑折叠引入，此后3D折叠将成为实现α的主要载体，预计到2035年硬件集成度将提高超过100倍。
　　“时间缩微”理念向电源延展，VPD重塑芯片供电范式。1）韬定律逻辑折叠让芯片从平面变成立体，这对供电架构会两个后果：电流需求持续往上走，路径长达数厘米，IR损耗随电流攀升而急剧恶化；焊球、封装基板仍然需要占用横向空间，供电路径的拥挤程度会更严重。2）垂直供电架构（VPD）通过穿透PCB层垂直向上输送电力，直接给上方的处理器供电，从而有效缩短了从VRM到SoC的电力传输距离。两者都在用同一种方式回应同一种困境——平面已经走到极限，继续往横向挖潜力是徒劳的，只有往垂直维度求解。3）GPU大厂：CES上英伟达NVIDIA确定Rubin会用VPD（（垂直供电）方，，英尔、、歌也都都已始尝试VPD方，；华为在VPD方向上的布局比韬定律的发布早了七年，2019年就申请了芯片垂直供电系统专利。4）电源厂商：Vicor的VPD方，通过将MCM/GCM电流倍增器直接置于处理器下方，把PDN电阻进一步降至5~7 μΩ；Infineon（英飞凌）推出OptiMOSTDM2454xx四相功率模块；MPS的MPC24380采用Z轴供电架构，具有四路260A高输出电流以及2A/mm2超高功率密度等亮眼优势；TDK推出的的μPOL直流变换器采用芯片嵌入技术SESUB，非常适合1A至200A垂直电源。
　　建议关注：①半导体环节：逻辑折叠的核心在于纵向堆叠并集成两片及以上晶圆，推动混、合键合、TSV、CMP及3D堆叠等工艺需求提升，建议关注布局超细间距混合键合工艺和TSV工艺的半导体制造企业、国内晶圆厂、混合键合和先进封装产线扩产相关设备企业。②EDA环节：三维EDA工具链实现多层堆叠晶圆整体优化，建议关注EDA厂商，如华大九天、概伦电子、广立微等。③国产算力环节：逻辑折叠为国产算力厂商提供新设计思路和技术方，，有望助力突破供给瓶颈，建议关注海光信息、寒武纪、摩、线程、沐曦股份、天数智芯、壁仞科技等。④供电环节：关注VPD供应链企业，如新雷能、麦格米尔、铂科新材、顺络电子、龙磁科技。
　　风险提示：技术进展不及预期；国产替代进程不及预期；下游厂商竞争加剧。