ASML于9月8日围绕High NA发布四项进展：三星计划最迟2028年将High NA用于DRAMHVM（大批量生产）；Intel披露累计处理晶圆超100万片；ASML与台积电共同推动6×12英寸大尺寸光罩，台积电计划2030年开始High NAHVM；BICNorth新园区同日动工。我们认为，最大增量是三星2028年之前使用High NA量产：High NA此前已在Intel先进逻辑量产，这次首次获得存储客户明确的HVM时间表。此外，大尺寸光罩则更偏2030年后的效率升级，四项公告均未披露系统采购数量或金额，我们维持2026–2028E盈利预测与买入评级，维持2,500美元目标价。
　　观点一：三星2028年DRAM量产是最大增量
　　三星计划最迟2028年将High NA用于未来DRAMHVM，我们认为是本次最重要的信息。其一，这是存储客户首次明确High NA量产时间，台积电则从2030年开始。其二，DRAM有明确的技术经济性：三星称更高分辨率可简化工艺、提升效率，我们认为0.55NA单次曝光可替代部分0.33NA多重曝光，减少工艺步骤并改善成本、缺陷率、良率和周期时间。其三，我们认为DRAM重复阵列更容易规避half-field stitching，因此相比逻辑具备较早导入的可行性。
　　观点二：DRAM比逻辑更易导入High NA，关键在于规避stitching
　　High NA沿扫描方向一次只能覆盖传统full field的一半，大尺寸逻辑芯片若跨过边界，需要两次曝光后再stitching。Intel公告中也确认，现有6英寸光罩配合floor-planning或stitching/PDK已可量产High NA。而DRAM阵列高度重复，更容易把half-field边界落在器件之间：ASML在本月SEMICONTaiwan演讲表示，DRAM偶数行无需stitching，仅奇数行需要；逻辑侧则需规划175微米stitching compensation zone，版图约束更复杂。因此，DRAM比逻辑更易导入High NA，关键在于stitching需求更少。
　　观点三：推动大尺寸光罩核心是取消stitching，提高有效产能
　　ASML本次与台积电共同推动6×12英寸大尺寸光罩开发和产业导入，三星也宣布加入。其核心是让High NA一次覆盖完整full field、取消stitching。据ASML，EXE:5200B无/有stitching吞吐量相差约三成，我们将其视为stitching效率损失的参考量级。展望后续，pilot line目标2031年、先进节点生产目标2033年，看好长期效率升级。
　　盈利预测与估值
　　我们维持预测，预计ASML 2026/2027/2028年收入分别为400.3/508.1/575.4亿欧元（同比+22.6%/+26.9%/+13.2%），归母净利润为127.5/173.8/203.9亿欧元（同比+32.7%/+36.4%/+17.3% ），对应EPS分别为33.13/45.17/ 52.98欧元。参考可比公司30x 2027EPE，考虑到ASML在EUV光刻机领域的垄断地位，High-NA量产导入取得进展，且公司产能扩张迅速，给予48.7x 2027EPE估值，对应目标价2500美元（汇率USD/EUR=0.88），给予“买入”评级。
　　风险提示：AI及先进制程需求不及预期，客户扩产进度低于预期，EUV/High-NA研发及量产进展不及预期，出口管制进一步收紧。