Chiplet：“后摩尔时代”半导体技术发展重要方向。Chiplet作为后摩尔时代的关键芯片技术，其具有1）小面积设计有利于提升芯片良率，2）3D等先进封装方式提升性能降低功耗，3）IP快速复用降低设计成本和复杂度有助于产品快速迭代，4）针对性选取制程工艺降低制造成本等优势。先进制程及超大芯片最受益Chiplet技术，我们看到近年以AMD、三星、台积电、Intel为代表的龙头厂商持续推出Chiplet相关产品。中国集成电路行业高端产品受到海外制裁限制背景下，Chiplet有望成为国产芯片“破局”重要途径。
　　“超越摩尔定律”，先进封装崛起。随着摩尔定律不断进步，当前最小线宽已达到几纳米，进一步缩小特征尺寸变得非常困难。“超越摩尔定律”致力于在之前摩尔定律演进过程中未完全开发的部分提升系统集成度。先进封装是实现“超越摩尔定律”的重要方式，根据Yole，2021年全球先进封装市场规模374亿美金，到2027年有望达到650亿美金，2021-2027年CAGR 9.6%。从整个封装行业的占比来看，先进封装有望在2027年超过50%。先进封装中嵌埋式、2.5D/3D、倒装技术都将实现高复合增速。
　　海外龙头先进封装布局如火如荼。AMD多年来始终走在封装技术革新前沿，其于2015年在GPU市场推出高带宽内存（HBM）和2.5D硅中介层技术，引领业界以小尺寸获得最佳内存带宽。2021年宣布与台积电合作推出3DChiplet（3DV-Cache），首款采用该技术的产品为Ryzen 75800X3D，其使用台积电的SoIC将铜对铜直接键合，使连接密度达到2D封装的200倍，互联密度是微凸块的15倍，集成度大大提高。台积电于2011年开始布局先进封装，目前其3DFabric系列包含前端SoIC技术和后端CoWoS、InFO封装技术。INTEL推出EMIB引领低成本2.5D异构封装，Foveros提供高性能3D堆叠解决方案。三星除了已经在HBM中使用3D堆叠之外，其代工目前主要的先进封装方案包括I-Cube、X-Cube、R-Cube、H-Cube四种。
　　重视先进封装关键环节供应链机遇。我们总结先进封装四大要素，分别为RDL（Re-distributed layer，重布线层）、TSV（Through Silicon Via，硅通孔）、Bump（凸点）和Wafer（晶圆）。RDL起到XY平面电气延伸的作用，TSV起到Z轴电气延伸的作用，Bump起到界面互联和应力缓冲的作用，Wafer作为集成电路的载体以及RDL和TSV的介质和载体。我们认为围绕这些环节的设备、材料供应链有望受益先进封装市场增长带来的增量需求。
　　贸易摩擦背景下，封装产业链本土化势在必行。封测厂（含独立第三方测试公司）方面，中国大陆封测厂营收规模位居全球前列，结构上仍然在不断向先进封装演进，以长电科技、通富微电、甬矽电子、伟测科技为代表的公司持续加大先进封装研发投入，紧密合作国内外知名客户，有望率先受益先进封装带来的收入利润贡献。设备供应商方面，华峰测控、长川科技、新益昌等公司分别在测试机、分选机、探针台、固晶机、焊线机等关键测试封装设备领域实现国产化突破，并不断完善产品品类，替代空间广阔。材料供应商方面，IC载板作为集成电路核心封装材料，全球产能集中于日本、韩国和中国台湾地区，国内兴森科技IC封装基本已获得三星认证通过，公司乘胜追击，进军FCBGA封装基板，宣布拟投资72亿元用于扩张FCBGA载板产能，其中珠海项目已于2022年12月成功试产。
　　风险提示：需求不及预期，中美贸易摩擦带来的地缘政治风险。
　　

研究报告全文：证券研究报告行业深度2023年04月05日电子先进封装引领后摩尔时代国产供应链新机遇Chiplet后摩尔时代半导体技术发展重要方向Chiplet作为后摩尔时代增持维持的关键芯片技术其具有1小面积设计有利于提升芯片良率23D等先进封装方式提升性能降低功耗3IP快速复用降低设计成本和复杂度有助于产品快速迭代4针对性选取制程工艺降低制造成本等优势先进制程及超大行业走势芯片最受益Chiplet技术我们看到近年以AMD三星台积电Intel为代表的龙头厂商持续推出Chiplet相关产品中国集成电路行业高端产品受到海电子沪深300外制裁限制背景下Chiplet有望成为国产芯片破局重要途径16超越摩尔定律先进封装崛起随着摩尔定律不断进步当前最小线宽已0达到几纳米进一步缩小特征尺寸变得非常困难超越摩尔定律致力于在之前摩尔定律演进过程中未完全开发的部分提升系统集成度先进封装是实-16现超越摩尔定律的重要方式根据Yole2021年全球先进封装市场规模374亿美金到2027年有望达到650亿美金2021-2027年CAGR96-32从整个封装行业的占比来看先进封装有望在2027年超过50先进封装2022-042022-082022-112023-03中嵌埋式25D3D倒装技术都将实现高复合增速海外龙头先进封装布局如火如荼AMD多年来始终走在封装技术革新前沿作者其于2015年在GPU市场推出高带宽内存HBM和25D硅中介层技术引领业界以小尺寸获得最佳内存带宽2021年宣布与台积电合作推出3D分析师郑震湘Chiplet3DV-Cache首款采用该技术的产品为Ryzen75800X3D其使执业证书编号S0680518120002用台积电的SoIC将铜对铜直接键合使连接密度达到2D封装的200倍互邮箱zhengzhenxianggszqcom联密度是微凸块的15倍集成度大大提高台积电于2011年开始布局先进分析师佘凌星封装目前其3DFabric系列包含前端SoIC技术和后端CoWoSInFO封装技执业证书编号S0680520010001术推出引领低成本异构封装提供高性能INTELEMIB25DFoveros3D邮箱shelingxinggszqcom堆叠解决方案三星除了已经在HBM中使用3D堆叠之外其代工目前主要分析师刘嘉元的先进封装方案包括I-CubeX-CubeR-CubeH-Cube四种执业证书编号S0680522120004重视先进封装关键环节供应链机遇我们总结先进封装四大要素分别为RDL邮箱liujiayuan3409gszqcomRe-distributedlayer重布线层TSVThroughSiliconVia硅通孔相关研究Bump凸点和Wafer晶圆RDL起到XY平面电气延伸的作用TSV起电子带动存算需求提升存储国产化有望持续到Z轴电气延伸的作用Bump起到界面互联和应力缓冲的作用Wafer作为1AI集成电路的载体以及RDL和TSV的介质和载体我们认为围绕这些环节的设推进2023-04-03备材料供应链有望受益先进封装市场增长带来的增量需求2电子卫星通信推动智能终端设备技术创新升级贸易摩擦背景下封装产业链本土化势在必行封测厂含独立第三方测试2023-03-21公司方面中国大陆封测厂营收规模位居全球前列结构上仍然在不断向先3电子算力革命电子受益几何2023-03-20进封装演进以长电科技通富微电甬矽电子伟测科技为代表的公司持续加大先进封装研发投入紧密合作国内外知名客户有望率先受益先进封装带来的收入利润贡献设备供应商方面华峰测控长川科技新益昌等公司分别在测试机分选机探针台固晶机焊线机等关键测试封装设备领域实现国产化突破并不断完善产品品类替代空间广阔材料供应商方面IC载板作为集成电路核心封装材料全球产能集中于日本韩国和中国台湾地区国内兴森科技IC封装基本已获得三星认证通过公司乘胜追击进军FCBGA封装基板宣布拟投资72亿元用于扩张FCBGA载板产能其中珠海项目已于2022年12月成功试产风险提示需求不及预期中美贸易摩擦带来的地缘政治风险请仔细阅读本报告末页声明2023年04月05日内容目录一超越摩尔定律先进封装崛起511Chiplet后摩尔时代半导体技术发展重要方向512海外龙头先进封装布局如火如荼9二RDL重布线晶圆级封装关键工艺14三TSV硅通孔25D3D封装关键工艺16四临时键合超薄晶圆支撑系统22五微凸点底部填充与混合键合技术2651凸点技术间距缩小密度提升2652底部填充工艺分散应力提升可靠性2853混合键合技术赋能3D堆叠30六IC载板集成电路核心封装材料32七核心公司3471华峰测控国内测试设备龙头新品发力进行时3472长川科技测试新品厚积薄发内生外延铸平台龙头3573新益昌国产固晶设备龙头MiniLED半导体双轮驱动成长3774长电科技国产封测龙头先进封装注入成长新动力4375通富微电AMD加持产品结构持续优化4476伟测科技内资第三方集成电路测试领先厂商4577甬矽电子封测界后起之秀聚焦中高端业务4678兴森科技IC载板国产替代拓荒者47八风险提示49图表目录图表1AMDChiplet架构演进5图表2裸芯Die面积越小整体良率越高6图表3芯片面积减小更多有效芯片可用6图表43D堆叠封装显著降低成本6图表5先进封装提升性能及效率6图表6AMDIOChiplet的复用7图表7Chiplet成本分析7图表8不同制程Chiplet降本场景8图表9Chiplet市场规模亿美元8图表102021-2027年全球先进封装市场预测十亿美金9图表11AMD多年来始终走在封装技术革新前沿9图表12AMD使用3DCHIPLET封装架构9图表13台积电3DFabric技术平台10图表14台积电25D封装CoWoS技术总结11图表15台积电InFO技术11图表16FC25D3DICSoIC等封装方式密度依次提升凸块间距依次降低12图表17英特尔EMIBFoveros技术总结12图表18三星先进封装技术总结13图表19采用RDL技术的25D转接板示意图14图表20台积电CoWos-R示意图14P2请仔细阅读本报告末页声明2023年04月05日图表21台积电CoWoS-S结构图15图表22大马士革RDL工艺流程15图表23常见25D封装结构16图表2425D结构示意图16图表2525D封装和3D封装结构的区别17图表26龙头厂商25D封装和3D封装系统名称17图表273种TSV通孔生成方式18图表283种TSV通孔生成各环节方式优劣势对比18图表29TSV主要工艺流程示意图19图表30先进封装及内部互联用金属电镀材料市场规模百万美金21图表31超薄晶圆市场规模22图表32临时键合与解键合工艺主要特性对比22图表33EVG标准临时键合解键合工艺流程示意图23图表34SUSS标准临时键合解键合工艺流程示意图23图表35超越摩尔定律相关的键合设备市场规模24图表362021年临时键合设备市场格局24图表37临时键合胶中的主要基础黏料24图表38主要临时键合胶的产品对比25图表39超薄晶圆支撑与保护技术25图表40三维封装焊点中凸点截面图26图表41凸点间距发展历程26图表42电镀锡球凸点的工艺流程27图表43Cu焊料凸点结构27图表44不同材料热膨胀系数不同带来的问题28图表45倒装芯片封装的结构示意图28图表46底部填充料的分类29图表47CUF工艺与圆片级NCF工艺对比29图表48底部填充料参数的发展方向29图表49微凸点和混合键合对比30图表50SonyBI-CIS异质接合接点横截面30图表51TSMC系统整合芯片SoIC示意图30图表52异质接合流程图31图表53ABF基板制造流程32图表542021-2027年全球先进封装基板市场规模十亿美金33图表552020年和2021年ABF载板市场份额33图表56华峰测控营业收入及增速亿元34图表57华峰测控归母净利润及增速亿元34图表58长川科技营收及增速亿元35图表59长川科技归母净利润及增速亿元35图表60长川科技毛利率及净利率36图表61长川科技分业务毛利率36图表62长川科技分产品营收亿元36图表63长川科技研发投入及占比亿元36图表64新益昌营业收入38图表65新益昌归母净利润38图表66新益昌营收结构亿元38P3请仔细阅读本报告末页声明2023年04月05日图表67新益昌分产品毛利率38图表68全球封装设备市场规模及增速亿美元39图表69各类封装设备占比39图表70封测各环节设备国产化率39图表71封装设备海外龙头公司40图表72全球固晶机市场规模及增速百万美元40图表73新益昌半导体封装设备营收及同比增速亿元41图表74新益昌HAD816-A自动高速固晶机41图表75全球焊线机市场规模及增速亿美元41图表76半导体焊线机竞争格局41图表77开玖自动化焊线机产品矩阵完善42图表78长电科技营收及增速亿元43图表79长电科技归母净利润情况亿元43图表80通富微电营业收入及增速亿元44图表81通富微电归母净利润及增速亿元44图表82伟测科技营业收入及增速亿元45图表83伟测科技归母净利润及增速亿元45图表84伟测科技IPO募投项目情况万元46图表85甬矽电子营业收入及增速亿元47图表86甬矽电子归母净利润亿元47图表87甬矽电子IPO募投项目情况万元47图表88兴森科技主要在建项目亿元48图表89兴森科技营业收入情况亿元48图表90兴森科技归母净利润情况亿元48图表91兴森科技盈利水平情况49图表92兴森科技研发投入情况亿元49P4请仔细阅读本报告末页声明2023年04月05日一超越摩尔定律先进封装崛起11Chiplet后摩尔时代半导体技术发展重要方向后摩尔时代经济效能提升出现瓶颈Chiplet技术应运而生随着半导体制程节点的持续演进短沟道效应以及量子隧穿效应带来的发热漏电等问题愈发严重追求经济效能的摩尔定律日趋放缓在此背景下产业开始思考将不同工艺的模块化芯片像拼接乐高积木一样的方式用先进封装技术整合在一起成为一个异构集成芯片在提升性能的同时实现低成本和高良率这就是芯粒Chiplet技术Chiplet的概念源于Marvell创始人周秀文博士在ISSCC2015上提出的MochiModularChip模块化芯片架构伴随着AMD第一个将小芯片架构引入其最初的Epyc处理器NaplesChiplet技术快速发展2022年3月Chiplet的高速互联标准UCIeUniversalChipletInterconnectExpress通用芯粒互联技术正式推出旨在芯片封装层面确立互联互通的统一标准图表1AMDChiplet架构演进资料来源Cool3C国盛证券研究所显著降本优势延续摩尔定律Chiplet技术迅速发展的原因得益于其在降低成本并提升芯片性能方面的独特优势主要体现在以下几个方面1小面积设计提升芯片良率传统的良率模型假设缺陷在晶圆上随机散布并且芯片上任何地方的缺陷都会使其无法使用所以大面积芯片比小面积芯片更可能包含缺陷造成芯片良率与芯片面积直接相关一般来说裸芯Die的面积越小在缺陷概率一定的情况下整体的良率就越高从下图可以看到裸芯面积是40mm40mm的良率只有357如果面积减少到20mm20mm良率便上升到757如果进一步减小到10mm10mm良率可以提升至942Chiplet设计可以将超大型芯片按照不同的功能模块切割成独立的小芯片进行分开制造从而有效改善良率同时降低生产成本P5请仔细阅读本报告末页声明2023年04月05日图表2裸芯Die面积越小整体良率越高资料来源wikiMidiaCommons国盛证券研究所图表3芯片面积减小更多有效芯片可用资料来源AMD国盛证券研究所2更低能耗更高性能在速度方面采取3D封装技术的chiplet缩短了线路传输距离指令的响应速度得到大幅提升寄生性电容和电感也得以降低此外用更多更密集的IO接点数电路密度提升即提高功率密度3D封装由于采用更细小更密集的电路信号传输不需要过多的电信号从而功耗也会相应降低图表43D堆叠封装显著降低成本图表5先进封装提升性能及效率资料来源AMD国盛证券研究所资料来源AMD国盛证券研究所3IP快速复用降低设计成本和复杂度有助于产品快速迭代随着先进工艺的不断推进基于越先进的工艺来设计芯片其面临的复杂度和设计难度也将大幅提升同P6请仔细阅读本报告末页声明2023年04月05日时设计成本也将直线上升如果在芯片设计阶段就将大规模的SoC按照不同的功能模块分解为一个个的芯粒那么部分芯粒则可以做到类似模块化的设计而且可以重复运用在不同的芯片产品当中这样可以极大降低芯片设计的难度和设计成本同时也有利于后续产品的迭代加速产品的上市周期例如AMD在第三代锐龙Ryzen处理器上复用了第二代霄龙EPYC处理器的IOChiplet这种复用不但可以将老旧制程生产的Chiplet继续应用到下一代产品中以节约成本更能极大地节约设计验证和生产周期并降低失败风险图表6AMDIOChiplet的复用资料来源半导体行业观察国盛证券研究所4针对性选取制程工艺降低制造成本将SoC进行Chiplet化之后不同的芯粒可以根据需要选择合适的工艺来分开制造然后再通过先进封装技术进行组装不需要全部都采用相同制程的工艺在一块晶圆上进行一体化制造这样可以极大地降低芯片的制造成本对于密集封装的逻辑和存储器7nm晶体管比16nm晶体管便宜但IO接口通常具有模拟电路和其他无法从较小节点中受益的大型功能因此许多小芯片设计将IO功能隔离到在旧节点中制造的单独芯片中一些逻辑电路例如加速器可能不需要以与主处理器相同的最大时钟速率运行因此可以在中间节点中制造使用较旧的工艺技术可以将这些小芯片的制造成本降低多达50图表7Chiplet成本分析MonolithicDiffChipletWaferCost7nm93501x9350TotalDieSize600mm211x660mm2SingleDieSize600mm2165mm2GrossDieperWafer96387DefectRatepercm2021x02EffectiveArea801x80EstimatedYield433578NetDieperWafer42300SingleDieCost22431TotalDieCost22445124TotalTestCost10212PackageandPackaging16025200PackagingLoss14x4TotalManufacturingCost39813347资料来源TheLinleyGroup国盛证券研究所P7请仔细阅读本报告末页声明2023年04月05日先进制程及超大芯片最受益Chiplet技术综合考虑以上几点优势TheLinleyGroup对Chiplet技术的经济效益进行过模拟分析其案例对比中包括一个几乎没有冗余面积的大芯片600mm80有效面积和一个大的有机BGA封装60mm60mm被分成四个相同的小芯片从表中我们可以看出小芯片的良率几乎是大型单片芯片的两倍78VS43从而节省了100美元的总芯片成本虽然芯片数量的提升会带来较高的测试成本但Chiplet技术仍然降低了13的总制造成本将此成本模型扩展到其他示例Chiplet技术对于几乎没有冗余的大芯片最具成本效益即有效面积越大降本效果越显著根据成本模型5nm的净成本节省比7nm高约10这意味着小芯片可以降低小至200mm的裸片成本即使对于有效面积为50的处理器在300mm以上也能节省成本目前尽管3nm的晶圆成本尚未确定但成本节约肯定会再次上升将小芯片的盈亏平衡点推到150mm以下图表8不同制程Chiplet降本场景资料来源TheLinleyGroup国盛证券研究所摩尔定律减缓带来了小芯片的设计需求性能提升成本降低以及大芯片的缺陷问题是Chiplet设计成为趋势的三大推动因素总体来说Chiplet是后摩尔时代半导体技术发展重要方向国外各大厂商持续布局且均已形成一定规模和应用据Omdia数据2018年全球Chiplet市场规模约为8亿美元预计未来随着行业的不断发展Chiplet市场规模有望迎来加速增长图表9Chiplet市场规模亿美元Chiplet全球市场规模亿美元600570500400300200100588020182024E2035E资料来源Omdia国盛证券研究所先进封装市场有望实现高增长先进封装是实现Chiplet的重要方式根据Yole2021年全球先进封装市场规模374亿美金到2027年有望达到650亿美金2021-2027P8请仔细阅读本报告末页声明2023年04月05日CAGR10从整个封装行业的占比来看先进封装有望在2027年超过50即超过传统封装的市场规模先进封装中嵌埋式25D3D倒装技术都将实现高复合增速图表102021-2027年全球先进封装市场预测十亿美金资料来源Yole国盛证券研究所12海外龙头先进封装布局如火如荼AMD多年来始终走在封装技术革新前沿AMD于2015年在GPU市场推出高带宽内存HBM和25D硅中介层技术引领业界以小尺寸获得最佳内存带宽在2017年引入MCM封装技术2019年推出了业界首创的基于小芯片的技术在同一封装内对内核和IO使用不同的工艺节点从而显著提高性能和功能2021年宣布与台积电合作开发3DChipletAMD的3DChiplet技术名为3DV-Cache实现的关键技术包括硅通孔TSV和混合键合HybridBonding3DV-Cache使得AMD能够在CPU上堆叠缓存首款采用该技术的产品为Ryzen75800X3D其中混合键合技术来自于台积电的SoIC使用铜对铜直接键合没有任何类型的焊料凸点因此其连接密度为2D封装的200倍互联密度是微凸块MicroBump的15倍集成度大大提高图表11AMD多年来始终走在封装技术革新前沿图表12AMD使用3DCHIPLET封装架构资料来源AMD国盛证券研究所资料来源AMD国盛证券研究所P9请仔细阅读本报告末页声明2023年04月05日台积电入局先进封装3DFabric技术平台势头正盛台积电于2011年开始布局先进封装当前其3DFabric包含前端SoIC技术和后端CoWoSInFO封装技术图表13台积电3DFabric技术平台资料来源台积电国盛证券研究所前端芯片堆叠技术如chip-on-wafer和晶圆wafer-on-wafer统称为SoIC其特点是在不实用后段集成中的凸块的情况下将芯片堆叠在一起SoIC的设计实际上是在创造键合界面这样芯片就可以直接叠在芯片上面SoIC是台积电异构小芯片封装的关键具有高密度垂直堆叠性能与CoWoS和InFO技术相比SoIC可以提供更高的封装密度和更小的键合间隔此外SoIC还可以与CoWoSInFO共用基于SoIC的CoWoS或InFO封装将会带来更小的芯片尺寸实现多个小芯片集成CoWoS发展势头不减中介层迭代组合助推成本与性能兼具台积电的CoWoS平台包含CoWoS-SRL为高性能计算应用提供最佳性能和最高集成密度提供了广泛的硅中介层尺寸HBM数量和封装尺寸CoWoS-S采用硅中介层可以为高性能计算应用提供最佳的性能和最高的晶体管密度CoWoS-R利用InFO技术利用RDL中介层进行互连更强调小芯片间的互连CoWoS-L结合了CoWoS-S和InFO技术的优点使用夹层与LSI局部硅互连芯片进行互连使用RDL层进行电源和信号传输提供了最灵活的集成英伟达博通谷歌亚马逊NECAMD赛灵思Habana等公司已广泛采用CoWoS技术P10请仔细阅读本报告末页声明2023年04月05日图表14台积电25D封装CoWoS技术总结CoWoS-SCoWoS-RCoWoS-L图像应用HBMHPCHBM和SoC的异质性集成HPCHPC特点25D的Siinterposer技术实现CoWoS-R可以将芯片HBM1LSI芯片用于高路由密度的片内互超高互连密度可以包含有源和被动元器件等组件集成到有连通过多层亚微米Cu线路连接或无源电路带来更好的表机中介层中并具有较好的良LSI芯片可以在每个产品中采用各种现设计灵活度已经在10率和可靠性CoWoS-R提供连接架构例如SoC到SoCSoC到年内迭代了5次具备高良率低RC互联良好的信号隔离芯片集SoC到HBM等并且还及质量和设计可扩展性新的有机中可以重复用于多个产品对应的金属介层技术CoWoS-R成功地集类型层数和间距与CoWoS-S能提成了大量高密度IPD集成被供一致动器件和细间距基于硅的连接块方便IP迁移IPD作为2基于模塑法Molding的中介层解耦去电容电容器在先在正面和背面都具有宽间距的RDL层进逻辑电路的高速数据操作中和TIV用于信号和电源传输提供了是至关重要的需要稳定的电高速传输中低损耗的高频信号压供应SOC器件和电容器之间的距离被最小化以确保快3能够集成其他元素例如独立的速响应IPD位于SoC芯片正下方支持其信号通信提供更好的PISI资料来源台积电国盛证券研究所台积电的InFO技术使用polyamidefilm代替CoWoS中的硅中介层从而降低成本和封装高度这两个因素都是其实现大规模应用的重要条件InFO具有高密度的RDL适用于移动高性能计算等需要高密度互连和性能的应用台积电的InFO分为InFOPoP和InFOoS前者是行业中首款3D晶圆级扇出封装可应用在移动手机的AP和DRAM上后者具有更高密度的RDL可集成多个用于5G网络的逻辑芯片相对来说CoWoS的性能更好但成本较高InFO则采用RDL代替硅中介层无须TSV性价比更高图表15台积电InFO技术资料来源台积电国盛证券研究所P11请仔细阅读本报告末页声明2023年04月05日图表16FC25D3DICSoIC等封装方式密度依次提升凸块间距依次降低资料来源台积电国盛证券研究所INTELEMIB引领低成本25D异构封装Foveros提供高性能3D堆叠解决方案英特尔的嵌入式多管芯互联桥接封装技术EMIB是25D硅中介层的替代方案异构集成模拟设备内存CPUASIC芯片以及单片FPGA架构提供了更简单的制造流程更高的性能更强的信号完整性以及更低的复杂性Foveros技术是高于EMIB技术的3D芯片堆叠技术利用晶圆级封装能力适用于小尺寸低功率或有极端内存带宽要求的情况包含Omni和Direct两代扩展2020年英特尔发布的Lakefield芯片是首款基于Foveros3D立体封装技术的芯片采用1个大核4个小核的混合CPU设计Intel预计FoverosOmni技术将在2023年规模量产图表17英特尔EMIBFoveros技术总结技术EMIBFoverosFoverosOmniFoverosDirect种类图像凸点50-40m50-36m约25m10m间距1采用高性能的3D堆叠技术1用铜与铜的直接接1首个25D嵌入式桥接解1晶圆级封装能力实现芯片与芯片之间的互连和合实现低电阻互连优点决方案2首创的3D堆叠解模块化设计具有无限制的灵2模糊了晶圆制造和2于2017年开始出货决方案活性封装之间的界限2预计2023年规模量产资料来源新浪Intel国盛证券研究所三星目前主要的先进封装方案包括I-CubeX-CubeR-CubeH-Cube四种aCube25D硅中介层技术可将逻辑设备水平连接到HBM模块根据硅中介层的形式分为两种组装工艺基板-芯片CoSChiponSubstrate和晶圆-芯片CoWChiponWaferCoS主要优势可以中间测试中间测试可以避免在HBM模块安装之前安装任何无效的硅中介层或逻辑芯片CoW主要优势是尺寸更大可以选用较大的硅中介层CoS适用于开发低成本的25D封装方案CoW适用于多HBM模块方P12请仔细阅读本报告末页声明2023年04月05日案bR-Cube低成本25DRDL中介层技术通过高密度RDL将逻辑与逻辑逻辑与HBM模块连接具有更快的周转时间和更好的信号电源完整性设计灵活性较好cH-Cube2021年11月最新推出的25D封装解决方案基板整合ABF和HDI用于开发大型和低成本的封装dX-Cube2020年8月推出的3D封装方案包括晶圆-芯片CoW晶圆-晶圆WoW和硅通孔TSV技术实现高密度高性能封装图表18三星先进封装技术总结I-CubeR-CubeH-CubeX-Cube图像类25D25D25D3D型硅中介层逻辑中介层RDL中介层硅中介层结基板-芯片CoS或晶圆晶圆-芯片CoW晶圆-晶圆逻辑与逻辑逻辑与HBM模整合ABF和HDI基板的构-芯片CoWWoW块连接少量TSV低成本封装硅中介层TSV硅中介层TSV17LPP低功耗增强模14HBM14HBM16HBM模块版逻辑芯片块21逻辑模块22逻辑模块21逻辑模块27LPPSRAM芯片1细间距1成本低1更高密度的集成1成本效益高2CoS低成本中间测试2快速的周转时间2更低的延时2更大的尺寸扩展性优3ISCMIM在硅中介层3更大的设计灵活性3焊接CoW3更大的封装尺寸点4CoW更多的HBM模4无TSV4更大的尺寸扩展4更大的集成灵活性块5更好的信号和电源完整性5更高的带宽5整合ABF和HDI资料来源三星官网国盛证券研究所先进封装作为Chiplet的重要部分其四大要素分别为RDLRe-distributedlayer重布线层TSVThroughSiliconVia硅通孔Bump凸点和Wafer晶圆RDL起到XY平面电气延伸的作用TSV起到Z轴电气延伸的作用Bump起到界面互联和应力缓冲的作用Wafer作为集成电路的载体以及RDL和TSV的介质和载体接下来我们围绕这四大要素讨论关键工艺相关的设备材料供应链P13请仔细阅读本报告末页声明2023年04月05日二RDL重布线晶圆级封装关键工艺RDLRe-distributedlayer重布线层技术是晶圆级封装关键技术由于在设计芯片时只有极少数芯片的IO端口是按照面阵列形式来进行设计的因此需要重布线技术在晶圆表面利用金属层与介质层形成相应的金属布线图形将原来设计的芯片线路焊盘重新布线到新的间距更宽的位置使芯片能适用于更有效的封装互连形式RDL可以改变线路IO端口原有的设计加大IO端口间距提供较大的凸块焊接面积减小基板与元器件间的应力提高元器件的可靠性此外封装工艺RDL可取代部分芯片线路以缩短芯片开发时间图表19采用RDL技术的25D转接板示意图资料来源集成电路系统级封装国盛证券研究所图表20台积电CoWos-R示意图资料来源台积电国盛证券研究所在晶圆级封装中RDL是最为关键的技术通过RDL将IOPad进行扇入Fan-In或者扇出Fan-Out形成不同类型的晶圆级封装在25DIC集成中除了硅基板上的TSVP14请仔细阅读本报告末页声明2023年04月05日RDL同样不可或缺以台积电CoWoS-S为例其在中间层上下都布有宽间距的RDL层通过TIVThroughinterposerVia进行信号和电气传递在高速传输中提供低损耗的高频信号图表21台积电CoWoS-S结构图资料来源台积电国盛证券研究所在3DIC集成中对于上下堆叠是同一种芯片通常TSV就可以直接完成电气互联功能了而堆叠上下如果是不同类型芯片则需要通过RDL重布线层将上下层芯片的IO进行对准从而完成电气互联随着工艺技术的发展通过RDL形成的金属布线的线宽和线间距也会越来越小从而提供更高的互联密度RDL工艺流程RDL的制作方式包括电镀大马士革金属蒸镀金属剥除等其中利用前道晶圆制造里面的大马士革原理的RDL工艺可以满足低线宽间距LineSpaceLS的RDL结构图表22大马士革RDL工艺流程资料来源集成电路系统级封装国盛证券研究所P15请仔细阅读本报告末页声明2023年04月05日三TSV硅通孔25D3D封装关键工艺由于当前不同厂商集成技术路线存在差异25D封装工艺和技术其实并没有一个统一的标准通常可以将25D封装理解为多芯片之间通过中介层硅桥高密度RDL等方式进行互连的封装方式其核心包括1多芯片集成2互连部分引入高IO密度的介质而不是在依靠载板上走线图表23常见25D封装结构资料来源Globalfoundries国盛证券研究所中介层是25D封装关键特点之一中介层用来连接多个芯片目前中介层主要是硅基材质DRAM和CPUCPUSoC等芯片通过硅中介层实现高速的运算和数据交流降低功耗提升效率常见的25D封装技术在硅中介层有TSV集成芯片通常通过MicroBump微凸块和中介层相连接作为中介层的硅基板采用Bump和基板相连硅基板表面通过RDL布线TSV作为硅基板上下表面电气连接的通道这种25D集成适合芯片规模比较大引脚密度高的情况芯片一般以FlipChip形式安装在硅基板上图表2425D结构示意图资料来源EETimes国盛证券研究所3D封装和25D封装的主要区别在于25D封装是在中介层上进行布线和打孔而3D集成是直接在芯片上打孔TSV和重布线RDL电气连接上下层芯片从物理结构上看所有芯片和无源器件均位于XY平面上方芯片堆叠在一起在XY平面的上方有穿过芯片的TSV在XY平面的下方有基板的布线和过孔整个系统通过TSV和RDL将P16请仔细阅读本报告末页声明2023年04月05日芯片直接电气连接图表2525D封装和3D封装结构的区别资料来源知乎国盛证券研究所图表26龙头厂商25D封装和3D封装系统名称台积电英特尔三星25DCoWoSEMIBI-Cube3DSoICFOVEROSX-Cube资料来源知乎国盛证券研究所TSV技术是25D3D封装的关键工艺之一硅通孔技术TSVThroughSiliconVia是通过在芯片和芯片之间晶圆和晶圆之间制作垂直导通实现芯片之间互连的技术TSV技术通过铜钨和多晶硅等导电物质的填充实现硅通孔的垂直电气互连硅通孔技术的优势是可以通过垂直互连减小互连长度信号延迟降低电容电感实现芯片间的低功耗高速通讯增加带宽和实现器件集成的小型化Via-Middle和Via-Last是较为常见的通孔方式依据TSV通孔生成的阶段TSV工艺可以分为1Via-First2Via-Middle3Via-Last1Via-First指的是TSVs在FEOL工艺例如晶体管之前制造Via-First由于是在器件制造之前进行通孔工艺因此可以使用高温工艺来制造绝缘层其劣势在于填充通孔的材料受限由于后续晶体管制造过程中会有高温的环节此时如果填充材料为铜的时候铜会很容易扩散到硅材料中2Via-Middle指的是TSVs在FEOL之后BEOL例如金属层之前制备这种工艺由于晶圆厂在设备能力方面具备优势晶圆厂通常也会制造但也有部分OSAT厂商可以完成这一工艺Via-Middle的优势在于可以实现较小的TSV结构间距再布线层通道阻塞小以及TSV结构电阻也会较小其劣势主要在于它必须适合产品器件性能要求这样才不会干扰器件并且也不会干扰相邻的布线层3Via-Last指的是TSVs在FEOLMOL和BEOL工艺之后制造TSVVia-Last从晶圆正面的方式由于在刻蚀的时候除了刻蚀硅之外还需刻蚀整个电介质层以及会阻塞布线通道因此较少被使用BacksideVia-Last从晶圆背面进行通孔可以简化工艺流程背面后通孔工艺被广泛用于图像传感器和MEMS器件P17请仔细阅读本报告末页声明2023年04月05日图表273种TSV通孔生成方式资料来源知乎国盛证券研究所图表283种TSV通孔生成各环节方式优劣势对比资料来源TSVviafirstviamiddleorvialast国盛证券研究所TSV工艺主要包括深硅刻蚀形成微孔再进行绝缘层阻挡层种子层的沉积深孔填充退火CMP减薄Pad的制备叠加等工艺技术P18请仔细阅读本报告末页声明2023年04月05日图表29TSV主要工艺流程示意图资料来源高密度25DTSV转接板关键技术研究国盛证券研究所1孔成型孔成型的方式有激光打孔干法刻蚀湿法刻蚀多种随着TSV的空径减小深宽比增加基于深硅刻蚀DeepReactiveIonEtchingDRIE的Bosch工艺是目前应用最广泛工艺反应离子刻蚀ReactiveIonEtchingRIE工艺是采用物理轰击和化学反应双重作用的刻蚀Bosch工艺通过刻蚀和保护两个步骤交替进行来提高TSV的各向异性保证TSV通孔的垂直度设备及材料深硅刻蚀需要的设备是感应耦合高密度等离子体干法刻蚀机InductivelyCoupledPlasmaEtcherICP深硅刻蚀的发展方向是精细深槽高深宽比微纳通孔的高精度目前全球主流的深硅刻蚀设备由应用材料泛林集团等厂商垄断目前国内中微公司北方华创等在这一领域进步迅速Bosch工艺过程中主要需要的气体是氟基气体全球供应商包括法液空默克林德等2沉积绝缘层TSV孔内绝缘层用于实现硅村底与孔内传输通道的绝缘防止TSV通孔之间漏电和串扰TSV孔内绝缘层的质量将直接影响TSV硅转接板的信号完整性和电源完整性是保证25DTSV转接板性能的关键工艺之一在TSV孔刻蚀和深孔清洗完毕后在TSV孔壁沉积绝缘材料形成孔壁介质绝缘层孔壁绝缘介质层需要完全覆盖TSV孔的内壁和TSV硅转接基板表面以达到良好的绝缘性能TSV孔壁绝缘介质材料选用无机介质材料如二氧化硅氮化硅或二氧化硅和氮化硅构成的复合材料设备目前TSV孔壁无机绝缘介质材料的常用制各方法包括PECVDSACVDALD和热氧化法PECVD可以实现较低的沉积温度如200以下但对于孔径较小且深宽比较大的垂直TSV孔的孔璧合阶覆盖率不足SACVD的孔壁台阶覆盖率优于PECVD但沉积温度较高通常在400及以上ALD的孔壁台阶覆盖率能达到80以上但沉积速度较慢热氧化法制备的二氧化硅层结构致密孔壁台阶覆盖率高但热氧化工艺温度通常都在1000以上此外热氧化工艺可以在一炉中同时氧化多片成本较低海外KLA2019年收购OrbotechOrbotech2014年并购SPTSSPTS在先进封装领域的PVDCVD设备领域综合技术实力领先应用材料等供应商技术领先国内拓荆科技等公司在这一领域进展亮眼P19请仔细阅读本报告末页声明2023年04月05日3沉积阻挡层种子层在25DTSV中介层工艺中一般使用铜作为TSV通孔内部金属互联材料在电镀铜填充TSV通孔前需要在TSV孔内制备电镀阻挡种子层一般选用TiTaTiNTaN等材料TSV电镀种子层起着与电镀电极电连接并实现TSV孔填充的作用设备通常用物理气相沉积PVD法制作阻挡层和种子层绝缘层为后续的铜填充做好准备后续的电镀铜填充要求TSV侧壁和底部具有连续的阻挡层和种子层种子层的连续性和均匀性被认为是TSV铜填充最重要的影响因素根据硅通孔的形状深宽比及沉积方法不同种子层的特点也各有不同种子层沉积的厚度均匀性和粘合强度是非常重要的指标海外KLASPTS同样在先进封装领域的PVD全球市占率较高北方华创凭借强劲实力国内份额不断提升4电镀填充工艺TSV深孔的填充技术是3D集成的关键技术也是难度较大的一个环节TSV填充效果直接关系到后续器件的电学性能和可靠性从填充材料角度可以填充的材料包括铜钨多晶硅等目前电镀铜工艺是主流的先进封装中硅通孔填充材料硅通孔电镀铜工艺目前主要有大马士革电镀和掩模电镀两种设备深孔金属化电镀设备用于新一代高频组件高深宽比通孔填孔电镀铜工艺解决高深宽比微孔内的金属化问题提高互联孔的可靠性由于电镀铜在TSV工艺中的重要性非常高对设备的要求比较高成熟的用于TSV填孔镀铜的设备价格昂贵目前电镀设备主要有德国安美特Atotech全球领先的化学品和电镀解决方案供应商2022年正式被美国MKSInstruments万机仪器收购东京电子Ebara应用材料泛林集团等厂商垄断电镀液在硅通孔电镀中大马士革电镀掩模电镀或其他电镀方式所需的电镀液材料体系都基本相同硅通孔电镀液主要的成分包含电镀原液或称为基础镀液和添加剂硅通孔电镀液的主要作用是为硅通孔的电镀填充提供充足的铜离子和良好的电镀环境通过在电镀液中加入各种添加剂可以改善硅通孔的电镀质量从而提高电镀填充的效果目前海外主要的硅通孔电镀液材料供应商包括陶氏化学乐思化学EnthoneChemical上村Uyemura安美特Atotech罗门哈斯Rohmhaas等国内上海新阳在这一领域亦有突破5CMP化学机械抛光工艺和背面露头工艺由于TSV中介层还需要高密度多层再布线CMP技术引入到TSV制程中用于去除硅表面的二氧化硅介质层阻挡层和种子层TSV背面露头技术也是25DTSV转接基板的关键工艺包括晶圆减薄干湿法刻蚀工艺随着晶圆厚度越来越小散热性提升与此同时TSV深度随之减小带来互联延迟和损耗的减少然而晶圆厚度变薄的同时材料内部的应力会随着减薄工序的进行而增大使得硅片产生翘曲粗糙和断裂等缺陷25DTSV转接基板背面减薄之后一般还需要通过干法或者湿法刻蚀工艺从背面露出TSV铜柱从而实现后续晶圆背面的电信号连接设备及材料考虑应力等问题目前业界多采用一体机的思路将晶圆的磨削抛光贴片等工序集合在一台设备中海外龙头包括应用材料Ebara等材料方面CMP材料全球主要供应商包括陶氏FujiFilm卡博特等国内鼎龙股份安集科技已经在CMP抛光垫抛光液领域实现国产化突破TSVFOWLP等先进封装技术带来对CMP步骤的增加进而增加了CMP耗材需求量6晶圆减薄在viafirst和viamiddle工艺中晶圆表面平坦化后还需要进行晶圆背面的减薄使TSV露出vialast工艺中晶圆在进行Bosch刻蚀工艺前就会进行减薄晶圆减薄的目的是使TSV露出在晶圆级多层堆叠技术中需要将多片晶圆进行堆叠键合同时总厚度还必须满足封装设备的要求目前较为先进的P20请仔细阅读本报告末页声明